基于ad9854的dds+pll的时钟源设计 dds+pll design of clock source based on ad9854.pdfVIP

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2017-08-13 发布于上海
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基于ad9854的dds+pll的时钟源设计 dds+pll design of clock source based on ad9854.pdf

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一≮冀肆器静威：穗一Ⅱ。KTR。N。C电M子EAS测URE量ME蒜术TECHN。L∞Y 乏誓篡蓄当期吴银标谢华付在明 (电子科技大学自动化工程学院成都611731) Hz～1．1 摘要：采用频率分段及直接数字频率合成技术和集成锁相环技术相结合的设计方法，来产生0．1 GHz连续可调的时钟信号。利用FPGA控制DDS芯片、集成锁相环芯片、可编程分频器和多路选择器，顺利实现了利用集成锁相环芯片产生GHz的时钟输出信号。测试结果表明，输出的时钟信号的频率、抖动等性能指标能够满足设计要求。利用集成锁相环芯片产生GHz的输出信号是创新。关键词：直接数字频率合成；集成锁相环；AD9854；FfbA 中图分类号：TN743文献标识码：A DDS+PLLofclocksourcebasedonAD9854 design WuYinbiaoXieHuaFu Zaiming (Schoolof ofElectronicScienceandTechnologyof 611731) Automation。University China，Chengdu anddirect acombinationof Abstract：The synthesis integrated frequencysegment digitalfrequency technology(DDS)and Hzand PLLwereintroducedinordertO clock between0．1 1．1GHz． continuouslyadjustablesignalranging produce FPGAtOcontrolDDS PLL dividerand Using chip，integratedchip，programmablemultiplexer，wesuccessfullyproduced GHzclock inthemethod0f PLL testresultsshowthatthe and outputsignal usingintegratedchip．The frequency，jitter of clock canmeetour an PLL tO GHz other signal integratedchip performanceoutput requirements．Using generate istheinnovationofthis signal paper． Keywords：DDS；integratedPLL；AD9854；FPGA 0引言 1硬件设计精确、稳定的时钟源