SDRAM 时钟线、数据线、地址线、控制线走线原则问题.pdfVIP

PCB设计-[专题讨论]SDRAM 时钟线、数据线、地址线、控制线走线原则问题[... Page 1 of 2 文本方式查看主题 - 手机设计论坛 (http://www ./ bbs/ index.asp) -- PCB设计 (http://www ./bbs/ list.asp?boardid=25) [专题讨论]SDRAM 时钟线、数据线、地址线、控制线走线原则问题 (http://www ./bbs/dispbbs.asp?boardid=25id=690) -- 者：w ulinhu -- 发布时间：2007-11-6 16:00:47 -- [专题讨论]SDRAM 时钟线、数据线、地址线、控制线走线原则问题 据有关高速PCB布线建议的文章介绍，SDRAM存储器走线时要注意 “尽量短且等长”，不知道它说得是仅指数据线呢，还是包括数据线、地址线、控制线与时钟 线？ 对于数据线，等长比较好走，因为它是点到点的，而对于地址线、控制线，等长就难了，特别是时钟的要求颇多，线宽线距等方面各方面都要考虑。 地址线、控制线它们是一点到多点的，所以还与总线拓扑结构有关，而且PCB走线时空间紧张； 请问各位有什么好的建议，尤其是地址线、控制线的拓扑结构，是否需要作等长处理，如果要的话，怎样作等长处理？ 谢谢 -- 者：w ulinhu -- 发布时间：2007-11-6 16:15:58 -- 时钟线、数据线、地址线、控制线走线原则的问题： 应该注意 下几个问题： 1、 要按拓朴结构分组走线 2、 注意线宽，线距，特别CLK （3W原则）与DQS严格要求做到等长，是通过时序计算来确定的，由于是点对点，所以不需要时序验证。这是很常见的。 3、 芯片有内部长度，按硬件设计要求加进来 4、 考 EMI，EMC 是否做等长的问题： 最重要的还要看时序的匹配问题。数据线等长的情况下容易达到时钟、控制信号的时序匹配。 理论上讲，SDRAM的时钟线、数据线、地址线、控制线做等长处理效果最优的。所有信号线等长 （严格来说，应该是等时延）都是基于时序的要求的，在时序 裕度比较大，或低速率的时序，当然无所 。但当DDR2发展到667MHz的信号速率时，你就不得不考虑这个问题了。 理论上，PCB不需要布等长也可以，但时序裕度就可能很小，系统的不稳定性就增加。也许不少人在设计电路时都会碰到死机的问题，大多数硬件工程师会认 为那是软件的问题。事实上，很多情况可能是硬件的问题。 数据线等长、地址线等长是一般要求，控制信号可以不等长，但需要在Memory Controller的设置上要根据具体的硬件设计来作一定的调整。 单从PCB Layout的角度来讲，SDRAM的时钟线、数据线、地址线、控制线都是要做等长的，只是控制线的误差范围大一些。 不足之处，欢迎朋友做后继的讨论补充 [此贴子已经被作者于2007-11-6 16:48:55编辑过] -- 者：w ulinhu -- 发布时间：2007-11-6 16:48:23 -- DD2信号分成 下几组： 1〉CLK SIGNA L 2〉DDR2 Data Group Signals （DQ、DQS、DM） 3〉DDR2 Control Group Signals （SCS#, SCKE, SODT） 4〉DDR2 Command Group Signals （SMA, SBS, SRAS#, SCAS#, SWE#） 5〉Misc