16阶fir滤波器veriloghdl代码（16 order FIR filter VerilogHDL code）.docVIP

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2017-08-02 发布于河南
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16阶fir滤波器veriloghdl代码（16 order FIR filter VerilogHDL code）.doc

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16阶fir滤波器veriloghdl代码（16 order FIR filter VerilogHDL code） / / ----------------------- /模块描述 / / ----------------------- 模块的FIR（ //输入 DIN，时钟，复位， / / DOUT ）； / / ----------------------- /港口声明 / / ----------------------- 输入[7:0] DIN；输入时钟；复位输入； [16:0] DOUT输出； / / ----------------------------------------------------- /信号声明 / / ----------------------------------------------------- reg [7:0] din_reg_00_8b；/ /移位寄存器 reg [7:0] din_reg_01_8b； reg [7:0] din_reg_02_8b； reg [7:0] din_reg_03_8b； reg [7:0] din_reg_04_8b； reg [7:0] din_reg_05_8b； reg [7:0] din_reg_06_8b； reg [7:0] din_reg_07_8b； reg [7:0] din_reg_08_8b； reg [7:0] din_reg_09_8b； reg [7:0] din_reg_10_8b； reg [7:0] din_reg_11_8b； reg [7:0] din_reg_12_8b； reg [7:0] din_reg_13_8b； reg [7:0] din_reg_14_8b； reg [ 8:0 ] sum_0_9b；/ /预相加结果 reg [ 8:0 ] sum_1_9b； reg [ 8:0 ] sum_2_9b； reg [ 8:0 ] sum_3_9b； reg [ 8:0 ] sum_4_9b； reg [ 8:0 ] sum_5_9b； reg [ 8:0 ] sum_6_9b； reg [ 8:0 ] sum_7_9b；线[ 24:0 ] mult_0_25b；/ /乘法结果线[ ] mult_1_25b 24:0；线[ ] mult_2_25b 24:0；线[ ] mult_3_25b 24:0；线[ ] mult_4_25b 24:0；线[ ] mult_5_25b 24:0；线[ ] mult_6_25b 24:0；线[ ] mult_7_25b 24:0； reg [ 27:0 ] mult_0_28b；/ /乘法结果 reg [ 27:0 ] mult_1_28b； reg [ 27:0 ] mult_2_28b； reg [ 27:0 ] mult_3_28b； reg [ 27:0 ] mult_4_28b； reg [ 27:0 ] mult_5_28b； reg [ 27:0 ] mult_6_28b； reg [ 27:0 ] mult_7_28b； reg [ 27:0 ] temp_1lev_1；/ /流水线加法寄存结果 reg [ 27:0 ] temp_1lev_2； reg [ 27:0 ] temp_1lev_3； reg [ 27:0 ] temp_1lev_4； reg [ 27:0 ] temp_2lev_1； reg [ 27:0 ] temp_2lev_2； reg [ 27:0 ] last_result；线[ 15:0 ]头；参数[ 15:0 ] h0_16b = 16h0000；/ /抽头系数参数[ 15:0 ] h1_16b = 16h0065；参数[ 15:0 ] h2_16b = 16h018f；参数[ 15:0 ] h3_16b = 16h035a；参数[ 15:0 ] h4_16b = 16h0579；参数[ 15:0 ] h5_16b = 16h078e；参数[ 15:0 ] h6_16b = 16h0935；参数[ 15:0 ] h7_16b = 16h0a1f； / / ------------------------------------------------ / /移位寄存器单元 / / ------------------------------------------------ 总是@（posedge时钟或posedge复位）如果（复位）开始 din_reg_00_8b = 8b0； din_reg_01_8b = 8b0； din_reg_02_8b = 8b0；