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第五章 触发器 Flip-Flops 触发器：具有记忆功能的基本逻辑单元，能够存储1位二值信号的基本单元电路。 具有两个稳定状态0、1，在触发信号作用下，可以由输入信号置成1、0状态。 * 5.1 SR锁存器(The S-R Latch) 1、电路结构和工作原理 1* 1* 1 1 0 0 0 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Q* S’D R’D Q S’D =0，R’D =1时Q*=1，置1信号，与Q无关。 S’D =1，R’D =0时Q*=0，置0信号，与Q无关。 置1端set，清0端、复位端Reset。 S’D =1，R’D =1时Q*= Q。 S’D =0，R’D =0时Q*=1*，不确定。 S’D，R’D不能同时为0， 约束条件S’D + R’D =1 特性表、真值表 （Truth table） 逻辑符号Logic symbol 0 1 1 1 0 卡诺图 简化真值表 1* 1 0 Q 0 0 0 1 1 0 1 1 Q* S’D R’D 2、特征方程 3、输出波形wave forms 5.2 电平触发的RS触发器(The Gated S-R Latch) 加同步时钟信号 时钟脉冲CP (clock pulse) G1、G2门构成基本RS触发器 G3、G4门式输入控制电路 当时钟CP=0 输入端S、R被封锁， S’D = R’D =1，Q保持不变。 当时钟CP=1 输入端S、R变化引起Q、Q’变化。 0 1 0 0 1 1 1* 1* 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Q* S R Q 真值表 truth table 特征方程 Q* =S+R’Q CLK=1 约束条件 RS=0 Q* = Q CLK=0 在S=R=1时，CP↓0，输出状态不确定。 SD’ RD’ Q 0 1 1* 0 0 0 1 1 0 1 1 Q* S R 输出波形 简化真值表 异步置位端S’D、异步复位端R’D，置0、置1 不受CLK 、S 、R影响，预置成指定的状态。 D触发器 The Gated D Latch 0 1 0 1 Q* D CP=0 Q保持不变 CP=1 Q* =D 5.3 脉冲触发的主从RS触发器 The Master-slave R-S Flip-Flops G1--G4门从触发器， G5—G8门主触发器， CLK=1，G3、G4封锁， G7、G8打开，主触发器翻转， 从触发器保持不变。 CLK↓=0，G7、G8封锁， S、R输入变化不会引起主触发器 状态变化，G3、G4打开， 从触发器按照主触发器相同状态翻转。 在CLK↓，从触发器只变化一次。 真值表、特性方程、约束条件与钟控RS触发器一样。 CLK=1期间，主触发器状态随SR可以改变多次， 从触发器只在CP↓下降沿时改变一次。 已知CP、S和R的电压波形，初态为0，求Q和Q’的输出波形： 5.4主从J-K触发器The Master-slave J-K Flip-Flop 将主从R-S触发器的Q和Q’端交叉反馈到输入端构成主从J-K触发器。 真值表 truth table 0 1 0 0 1 1 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Q* J K Q 特性方程 Q*=JQ’+k’Q R S Q 0 1 Q’ 0 0 0 1 1 0 1 1 Q* J K 0 1 0 0 1 1 1 0 0 0 0 0