第7讲 VHDL并行语句.pptVIP

声明区 定义一些仅在本进程中起作用的局部量，最常在此处定义的是变量。（信号是全局量，不可在此处声明） 顺序语句 按书写顺序执行的语句，例如IF_THEN_ELSE和CASE语句。（将在下一小节讲解） 并行过程调用语句 调用格式：过程名（关联参量名程） ... PROCEDURE adder(SIGNAL a, b :IN STD_LOGIC ; --过程名为adder SIGNAL sum : OUT STD_LOGIC ); ... adder(a1 b1 sum1) ; -- 并行过程调用 ... -- 在此a1 b1 sum1 即为分别对应于a b sum 的关联参量名 PROCESS( c1 c2) ; -- 进程语句执行 BEGIN Adder(c1 c2 s1) ; -- 顺序过程调用 在此c1 c2 s1 即为分别对 END PROCESS ; -- 应于a b sum 的关联参量名 元件例化语句 元件例化就是引入一种连接关系，将预先设计好的设计实体定义为一个元件，然后利用特定的语句将此元件与当前的设计实体中的指定端口相连接，从而为当前设计实体引入一个新的低一级的设计层次。 元件例化语句由两部分组成，前一部分是对一个现成的设计实体定义为一个元件，第二部分则是此元件与当前设计实体中的连接说明。 元件例化语句 元件定义语句 COMPONENT 元件名 IS GENERIC 类属表 -- 元件定义语句 PORT 端口名表 END COMPONENT 文件名 -- 元件例化语句 例化名元件名 PORT MAP [端口名=] 连接端口名... 由于此实体使用了类属映射语句GENERIC，那么在元件定义时，也必须有GENERIC定义。 类属映射 类属映射 因为本例中的类属参数只有一个N，所以u1和u2的类属映射可以直接写成： GENERIC MAP (1) GENERIC MAP (4) 若一个参数化元件中存在多个参数，则应将映射关系写清楚。 类属映射 生成语句 生成语句（GENERATE）是一种可以建立重复结构或者是在多个模块的表示形式之间进行选择的语句。由于生成语句可以用来产生多个相同的结构，因此使用生成语句就可以避免多段相同结构的VHDL程序的重复书写（相当于‘复制’）。 生成语句有两种形式：FOR- GENERATE模式和IF- GENERATE模式。 FOR- GENERATE 模式的生成语句 FOR- GENERATE 模式生成语句的书写格式为： [标号：]FOR 循环变量 IN 离散范围 GENERATE 并行处理语句； END GENERATE [标号]； 其中循环变量的值在每次的循环中都将发生变化；离散范围用来指定循环变量的取值范围，循环变量的取值将从取值范围最左边的值开始并且递增到取值范围最右边的值，实际上也就限制了循环的次数；循环变量每取一个值就要执行一次GENERATE语句体中的并行处理语句；最后FOR- GENERATE模式生成语句以保留字END GENERATE [标号：]；来结束GENERATE语句的循环。 生成语句的典型应用是存储器阵列和寄存器。下面以四位移位寄存器为例，说明FOR- GENERATE模式生成语句的优点和使用方法。 下图所示电路是由边沿D触发器组成的四位移位寄存器，其中第一个触发器的输入端用来接收四位移位寄存器的输入信号，其余的每一个触发器的输入端均与左面一个触发器的Q端相连。 图用D触发器构成的四位移位寄存器 根据上面的电路原理图，写出四位移位寄存器的VHDL描述如下。 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY shift_reg IS PORT（di：IN STD_LOGIC； cp：IN STD_LOGIC； do：OUT STD_LOGIC）； END shift_reg； ARCHITECTURE structure OF shift_reg IS COMPONENT dff PORT（d：IN STD_LOGIC； clk：IN STD_LOGIC； q：OUT STD_LOGIC）； END COMPONENT； SIGNAL q：STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN dff1：