90nm以下高性能cmos图像传感器关键技术研究.pptVIP

* * * * * * * * * * * * 插值缩放技术在 单核处理器上，在可重构处理器上，在FPGA上分别进行性能，功耗的比较。最后对使用的不同缩放算法进行客观质量评价。 * * * * * 插值缩放技术在 单核处理器上，在可重构处理器上，在FPGA上分别进行性能，功耗的比较。最后对使用的不同缩放算法进行客观质量评价。 * 协方差 * 协方差 * * * * * * 基于可重构处理器的图像并行插值缩放技术 李钊 2014.04.15 目录 面向可重构处理器的插值缩放算法的研究 插值缩放算法的RTL级电路实现 对缩放后图像进行客观质量评价 下一步工作计划 面向可重构处理器的插值缩放算法的研究 图像缩放是通过插值算法重采样从而生成新的插值图像的过程。图像的算法根据是否利用图像边缘信息, 可分为 基于边缘的图像缩放算法：缩放后的图像视觉效果好, 但其算法复杂, 运算时间长, 硬件电路难以实现, 主要应用于医学领域。 不基于边缘的图像缩放算法：最近邻域插值法, 双线性插值法, 双三次插值法, B样条插值法等。 最近邻域、双线性插值法：实现简单，效果不理想； 双三次插值法：较好的缩放效果，电路实现复杂, 没有被广泛采用。 基于此, 系统仍采用双三次插值算法, 但提出了实现硬件电路的思路, 避免三次方的计算, 在没有显著增加硬件代价的同时, 得到令人满意的图像缩放效果。 面向可重构处理器的插值缩放算法的研究 双三次插值算法： 在数值分析中, 插值算法可用通式表示为 其中， 为插值基函数，Ck为第K个原函数的值。不同的插值算法只是基函数及选取的插值点个数 n 不同。 如果基函数的最高次幂为三次且在定义域内基函数的一阶, 二阶导数连续, 则称该算法为三次插值算法, 若在二维方向上应用该算法即双三次插值算法。 面向可重构处理器的插值缩放算法的研究 Hermite双三次插值算法: 如下图所示 x-1, x0, x1, x2为等间隔的已知采样点, x 为代求插值点, 设h=x1-x0，s=(x-x0)/h，则所求插值点的表达式为： 面向可重构处理器的插值缩放算法的研究 Hermite双三次插值算法: 如下为三次插值基函数的拟合函数及表达式： 面向可重构处理器的插值缩放算法的研究 Lagrange双三次插值算法: 本算法先进行水平方向的缩放： 水平计算时每计算一个插值点，需要水平位置上最邻近的连续四个源像素，以及该插值点的水平插值位置。 如图所示，水平位置 x1、x2、x3、x4 处是四个源像素。x表示插值点的位置，用 y 表示 x 处的像素值，y1、y2、y3、y4 分别表示四个源像素值，position代表x与x2之间的距离，则水平插值计算的公式如下： 面向可重构处理器的插值缩放算法的研究 Lagrange双三次插值算法: 竖直方向的缩放同理。 面向可重构处理器的插值缩放算法的研究 Lagrange双三次插值算法在可重构处理器上的映射 可重构处理器芯片 Carbon SoC Designer中提供 通过Carbon Model Studion将RTL转化成SystemC * 面向可重构处理器的插值缩放算法的研究 Lagrange双三次插值算法在可重构处理器上的映射 面向可重构处理器的插值缩放算法的研究 可重构处理器硬件架构 面向可重构处理器的插值缩放算法的研究 Lagrange双三次插值算法在可重构处理器上的映射 双三次插值算法分为两个kernel 行缩放：需要把源图像(大小为X*Y)的每行Y列缩放为N列，一共计算X行数据，缩放后得到一个大小为X*N的图像; 列缩放：需要把行缩放计算后的图像每列X行扩展为M行，一共计算N列，缩放后得到一个大小为M*N的图像。 一共要进行N*(M+X)次缩放计算。 每个插值点的缩放计算首先需要确定以这个插值点为中心的周围四个点在一行里的位置，以及这个插值点与它周围四个点的距离，然后根据这个距离算得权重系数，权重系数分别与这四个点的像素值做乘法，最后求和算得插值点的像素值。每个插值点的缩放计算DFG如图所示。 面向可重构处理器的插值缩放算法的研究 Lagrange双三次插值算法在可重构处理器上的映射 for (i=0;ix;i++) { i1=i+2; for(j=0;jN;j++) { if (j==0) { x=0; j1=2; } else { if(x+u=0 x+u64) { x=x+u; j1=j1; } if ( x+