数值的机器运算.ppt

第4章 数值的机器运算;;;4.1 基本算数运算的实现;4.1.1 加法器;2．串行加法器与并行加法器 加法器有串行和并行之分。在串行加法器中，只有一个全加器，数据逐位串行送入加法器进行运算；并行加法器则由多个全加器组成，其位数的多少取决于机器的字长，数据的各位同时运算。 串行加法器如图4-2所示。图中FA是全加器，A、B是两个具有右移功能的寄存器，C为进位触发器。由移位寄存器从低位到高位逐位串行提供操作数相加。如果操作数长n位，加法就要分n次进行，每次产生一位和，并行地送回A寄存器。进位触发器用来寄存进位信号，以便参与下一次的运算。 串行加法器具有器件少、成本低的优点，但运输速度太慢，所以除了某些低速的专用运算器外很少采用。 并行加法器可同时对数据的各位相加，但存在着一个加法的最长运算时间问题。这是因为虽然操作数的各位是同时提供的，但运算所产生的进位会影响高位的运算结果。例如：11.....11和00.....01相加，最低位运算所产生的进位将逐位影响至最高位，因此，并行加法器的最长运算时间主要是由进位信号的传递时间决定的而每个全加器本身的求和延迟只是次要因素，很明显，提高并行加法器速度的关键是尽量加快进位和传递的速度。 ;4.1.2 进位的产生和传递;4.1.3 并行加法器的快速进位;2.分组并行进位方式 实际上，通常采用分组并行进位方式。这种进位方式是把n位字长分为若干小组，在组内各位之间实行并行快递进位，在组间既可以采用串行进位方式，也可以采用并快速进位方式，因此有两种情况。 (1)单级先进位方式（组内并行、组间串行） 以16位加法器为例，可分为四组，每组四位。第一小组组内的进位逻辑函数C、C、C、C的表达式与前述相同，C1——C4信号时同时产生的，实现上述进位逻辑函数的电路称之为4位先行进位电路，其延迟时间是2ty。 利用这种4位的CLA电路及进位产生/传递电路和求和电路可以构成4位的CLA加法器。用4个这样的CLA加法器，很容易构成16位的单级先行进位加法器。;（2）多级先行进位方式（组内并行、组间并行） 在单级先行进位电路中，进位的延迟时间是和组数成正比的，??数越多，进位的延迟时间久越长，因此当加法器的字长较长（n=16）时，为了加快进位传递时间，就有必要采用多级先行进位方式。 ;4.2 定点加减运算;4.2.1 原码加减运算;4.2.2 补码加减运算;3.补码加减运算规则 补码加减运算规则如下： ① 参加运算的两个操作数均用补码表示。 ② 符号位作为数的一部分参加运算。 ③ 若做加法，则两个直接相加，若做减法，则将被减数与减数的机器负数相加。 ④ 运算结果仍用补码表示。 ;4.2.3 补码的溢出判断与检测方法;4.2.4 补码定点加减运算的实现;4.3 带符号数的移位和舍入操作;在计算机中，实现乘除运算的方案通常有3种： ⑴ 软件实现。在低档微机中无乘除运算指令，只能用乘法和除法子程序来实现乘除运算。 ⑵ 在原有实现加减运算的运算器基础上增加一些逻辑线路，使乘除运算变换成加减和移位操作。在机器中设有乘除指令。 ⑶ 设置专用的乘、除法器，机器中设有相应的乘除指令。 不管采用什么方案实现乘除法，基本原理是相同的。如果采用第⑵种方案，则必然会涉及到移位操作。 ;4.3.1 带符号数的移位操作;4.3.2 带符号数的舍入操作;4.4 定点乘法运算;4.4.1 原码一位乘法; 2.原码一位乘法运算的实现 实现源码一位乘法运算器框如图4-12所示。 图中A、B是n+2位的寄存器，C是n位的寄存器，A寄存器和C寄存器是级联在一起的，它们都具有右移一位的功能，在右移控制信号的作用下，A寄存器最低一位的值将移入C寄存器的最高位。C寄存器的最低位的值作为字级与门的控制信号，以控制加被乘数还是被乘数（即加0）。C寄存器中的乘数在逐次右移过程中将逐步丢失，取而代之的是乘积的最低部分。原码一位乘法运算器电路中除去3个寄存器外，还需要一个n+2位的加法器、一个计数器、n+2个与门（控制是否被乘数）和一个异或门(处理符号位)。;4.4.2 补码一位乘法;4.4.3 补码两位乘法;至此，介绍了原码、补码一位乘法和补码两位乘法，对于初学者来说，往往会在运算次数、符号位取多少位、符号位是否参加运算等问题上出错，为了帮助大家记忆，特将这3种乘法运算的上述问题统一列于表4-5中。;4.4.4 陈列乘法器;4.5 定点除法运算;4.5.1 原码除法运算; 手工计算的规则是：首先判断被除数和除数的大小，若除数小雨或等于被除数的最高几位，就将该位商上“1”，并从被除数中减除数，得到新的余数；若除数大于被除数，就将该为商上“0”，被除数不变。然后，将被除数的下一位挪下来或在部分余数的最低位补“0”，再与除数进行比较，直