第2章 TMS320C54x硬件结构和原理_201109014.ppt

第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;TMS320VC5402芯片结构 （1）存储空间 多总线结构。片内有3条16位数据总线（CB、DB、EB）、1条16位的程序总线（PB）、以及4条对应的地址总线 (PAB、 CAB、DAB、EAB)。 地址线20根，可寻址程序空间1M字，数据和I/O空间各64K字。 片内ROM容量为4K×16位 片内双寻址RAM(DARAM)容量为16K×16位。 （2）在片内外围电路 软件可编程等待状态发生器和可编程分区切换逻辑电路。 带有内部振荡器或用外部时钟源的片内锁相环（PLL）时钟发生器。 2个高速、全双工多通道缓冲串行口（McBSP）（5402A是3个） 增强型8位并行主机接口（HPI8） 2个16位定时器）（5402A是1个） 6通道DMA控制器 具有符合IEEE1149.1标准的在片仿真接口JTAG。 （3）电源、时钟与封装 单周期定点指令的执行周期为10ns（100MIPS） I/O电源电压3.3V，内核1.8V 可用IDLE1、IDLE2、IDLE3指令控制芯片功耗以工作在省电方式。 144引脚的薄形四边形引脚扁平封装（LQFP）或144脚的球栅阵列封装（BGA）。;TMS320VC5402芯片的结构及技术性能;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;表2-2 内部总线读写使用情况表 ;第2章 TMS320C54x的硬件结构及原理;TMS320C54x CPU结构图;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;(1) ALU输入数据的40位扩展;第2章 TMS320C54x的硬件结构及原理;（i）进位位C功能：;在以累加器A（B）为目的寄存器时算术逻辑单元的32位数的运算结果发生溢出，或者乘法/加法单元的操作发生溢出，相应的溢出标志位OVA （或OVB）置1，直到发生复位、或者是执行以AOV （BOV）和ANOV （BNOV）为条件的BC[D]、或RC[D]、CC[D] 等指令，OVA（OVB）保持置1状态。RSBX指令也可以清除OVA标志。 ;（iV）溢出方式位OVM及溢出处理 ; 若将ST1中的C16置位，则ALU进行双16位算术运算，即在一个机器周期内完成两个16位数的算术运算，进行两次16位加法或两次16位减法运算。 有6条双字算数运算指令支持这一功能（3.3.2）。;分析： ADD Xmem Ymem, dst 执行：dst = Xmem 16 + Ymem 16 或写成 ((Xmem) + (Ymem)) 16 → dst 状态位： Affected by SXM and OVM Affects C and OVdst (or OVsrc, if dst = src);A678h 16 +7234h 16 → A ;例2-2 分析双字运算指令DADD *AR3-, A, B 在C16=0和C16=1时的执行情况。;例2-2 ，分析双字运算指令DADD *AR3-, A, B 在C16=0和C16=1时的执行情况。;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;例2-6 分析指令MAC[R]的执行情况。;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章 TMS320C54x的硬件结构及原理;第2章