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杨威 译 QQ 群 第1 页 LVDS 系统板级设计准则 WP-DESLVDS-2.1 白皮书 本白皮书阐述了适用于使用Altera® FPGAs 的低电压差分信号(LVDS)板的PCB设计基本准则。. 简介 LVDS是一个高速、低电压、低能耗、低噪声的通用I/O接口标准。这种低电压摆幅和差分电路的 输出模式有效地减小了电磁干扰（EMI ）。其输出具有足以使信号通道作为传输线的快速边沿速 率。因此，超高速板和差分信号理论在包含整合了LVDS 的Altera FPGAs 的电路板设计中十分有用。 此外，例如差分走线、阻抗匹配、串扰和EMI等大量因素在设计一个LVDS板时也必须考虑。 差分走线 LVDS采用不同的传输方案，也就是说每个LVDS信号占用两根导线。这两根导线中不同的电压定 义了LVDS信号的值。为了LVDS信号在差分走线上传输成功，在电路板布线时应遵循以下指导原 则：  为了确保最小的反射和保持接收端共模噪声的抑制，差分走线在离开驱动IC之后使其尽肯能 靠近。同样，为了避免阻抗的不连续性，在整个走线中LVDS信号之间的间距应保持恒定。  为了减少偏差，LVDS信号的差分电路长度应保持相同。在一个信号被接受之前发出新的其他 信号，他们之间的差异会通过减少可接收的倾斜边缘从而削弱系统性能。  尽可能减少信号路径上的过孔数或其它阻抗的不连续。  任何寄生负载，例如电容，在每条路径上必须出现相同的数目。  避免信号线阻抗的不连续，以圆弧或45 °拐角代替90 °拐角。 阻抗匹配 由于LVDS 的高速特性，所以阻抗匹配非常重要的，即使是段的路径上。任何在LVDS差分走线上 阻抗的不连续都将引起信号反射，因而降低信号质量。这些阻抗的不连续也会产生共模噪声并产 生电磁干扰。LVDS输出是电流模式输出，它在闭合环路中需要一个终端电阻，如果没有这个终 端电阻它便不会工作。终端电阻（RT ）值的选择应与差分传输线的阻抗相匹配，可以是90Ω到100Ω （一般为100Ω）。如图1所示，为一个终端电阻的正确用法。 图1 LVDS终端方案 发射器 100 Ω LDVS ±5% 接收换中去 1/20W 当为LVDS通道选择终端电阻时应遵循以下原则：  把终端电阻放置于来自发射机的差分互连的远端。一个100Ω的电阻就足够了。  使用表面贴装器件采用0603或0805尺寸的贴片电阻。  在距接收端7mm 以内安置终端电阻，尽可能靠近接收端。 LVDS 之间的串扰与单端信号 2010 年9 月 Altera 公司 LVDS 系统板级设计准则 杨威 译 QQ 群 第2 页 为了减少LVDS之间的串扰与单端信号，例如LVTTL，SSTL-3，SSTL-2，以及与其相似的标准，差 分LVDS信号必须与单端信号相隔离。如果差分LVDS信号与单端信号相互独立性不过充分，那么 单端信号或许对差分信号产生干扰。靠近单短信号的LVDS信号所受的影响要远大于近的，产生的 共模噪声将会影响接收端。这种干扰肯能导致接收端的错误动作，但是它会降低LVDS信号的质量， 因而降低噪声容限。在同一个PCB层中，为了避免串扰影响，单端信号应该放置于距离LVDS信号