第五章vhdl高级设计技术- ip核的生成.ppt

VHDL高级设计技术-数字移相器 DCM具有移动时钟信号相位的能力，因此能够调整I/O信号的建立和保持时间，能支持对其输出时钟进行0度、90度、180度、270度的相移粗调和相移细调。其中，相移细调对相位的控制可以达到1%输入时钟周期的精度（或者50 ps），并且具有补偿电压和温度漂移的动态相位调节能力。 对DCM输出时钟的相位调整需要通过属性控制PHASE_SHIFT来设置。PS设置范围为-255到+255，比如输入时钟为200 MHz，需要将输出时钟调整+ 0.9 ns的话，PS =（0.9ns/ 5ns）×256 = 46。如果PHASE_ SHIFT值是一个负数，则表示时钟输出应该相对于CLKIN向后进行相位移动；如果PHASE_SHIFT是一个正值，则表示时钟输出应该相对于CLKIN向前进行相位移动。 ● 第五章 VHDL高级设计技术-数字频谱合成器 Xilinx公司第一个提出利用创新的扩频时钟技术来减少电磁干扰（EMI）噪声辐射的可编程解决方案。最先在FPGA中实现电磁兼容的EMI Control技术，是利用数字扩频技术（DSS）通过扩展输出时钟频率的频谱来降低电磁干扰，减少用户在电磁屏蔽上的投资。数字扩频（DSS）技术通过展宽输出时钟的频谱，来减少EMI和达到FCC要求。这一特点使设计者可极大地降低系统成本，使电路板重新设计的可能性降到最小，并不再需要昂贵的屏蔽，从而缩短了设计周期。 ● 第五章 VHDL高级设计技术- IP核的应用-块RAM存储器 Xilinx公司提供了大量的存储器资源，包括了内嵌的块存储器、分布式存储器以及16位的移位寄存器。利用这些资源可以生成深度、位宽可配置的RAM、ROM、FIFO以及移位寄存器等存储逻辑。其中，块存储器是硬件存储器，不占用任何逻辑资源，其余两类都是Xilinx专有的存储结构，由FPGA芯片的查找表和触发器资源构建的，每个查找表可构成16* 1位的分布式存储器或移位寄存器。一般来讲，块存储器是宝贵的资源，通常用于大数据量的应用场合，而其余两类用于小数据量环境。  ● 第五章 VHDL高级设计技术-IP核的应用-块RAM存储器组成和功能介绍 在Xilinx FPGA中，块RAM是按照列来排列的，这样保证了每个CLB单元周围都有比较接近的块RAM用于存储和交换数据。与块RAM接近的是硬核乘加单元，这样不仅有利于提高乘法的运算速度，还能形成微处理器的雏形，在数字信号处理领域非常实用。例如，在Spartan 3E系列芯片中，块RAM分布于整个芯片的边缘，其外部一般有两列CLB，如图4-120所示，可直接对输入数据进行大规模缓存以及数据同步操作，便于实现各种逻辑操作。 ● 第五章 VHDL高级设计技术- IP核的应用-块RAM存储器组成和功能介绍 ● 第五章 VHDL高级设计技术- IP核的应用-块RAM存储器组成和功能介绍 块RAM几乎是FPGA器件中除了逻辑资源之外用得最多的功能块，Xilinx的主流 FPGA芯片内部都集成了数量不等的块RAM硬核资源，速度可以达到数百兆赫兹，不会占用额外的CLB资源，而且可以在ISE环境的IP核生成器中灵活地对RAM进行配置，构成单端口RAM、简单双口RAM、真正双口RAM、ROM（在RAM中存入初值）和FIFO等应用模式，如图4-121所示。同时，还可以将多个块RAM通过同步端口连接起来构成容量更大的块RAM。 ● 第五章 VHDL高级设计技术- IP核的应用-单端口RAM模式 单端口RAM的模型如图4-122所示，只有一个时钟源 CLK，WE为写使能信号，EN为单口RAM使能信号，SSR 为清零信号，ADDR为地址信号，DI和DO分别为写和读 出数据信号。 ● 第五章 VHDL高级设计技术- IP核的应用-单端口RAM模式 ● 第五章 VHDL高级设计技术- IP核的应用-单端口RAM模式 单端口RAM模式支持非同时的读写操作。同时 每个块RAM可以被分为两部分，分别实现两个独立的单 端口RAM。需要注意的是，当要实现两个独立的单端口 RAM模块时，首先要保证每个模块所占用的存储空间小 于块RAM存储空间的1/2。在单端口RAM配置中，输出只 在read-during-write模式有效，即只有在写操作有效时，写 入到RAM的数据才能被读出。当输出寄存器被旁路时， 新数据在其被写入时的时钟上升沿有效。 ● 第五章 VHDL高级设计技术- IP核的应用-简单的双端口RAM 简单双端口RAM模型如图4-123所示，图中上边的端口只写，下边的端口只读，因此这种RAM也被称为伪双端口