实验五计数、译码和显示电路.PDF

实验五 计数、译码和显示电路 —、实验目的 1 学习用集成触发器构成计数器的方法； 2 掌握中规模集成计数器的逻辑功能及构成任意进制计数器的方法； 3 ．运用集成计数器构成1/N 分频器： 4 ．熟悉译码器和数码显示器的使用方法。 二、预习要求 1 复习计数、译码和数码显示电路的工作原理； 2 复习中规模集成计数器74LS192 的逻辑功能及使用方法，熟悉其引脚排列； 3 ．完成本实验要求的设计项目，画好设计电路并列好有关的记录表格。 三、实验原理及参考电路 1．计数器 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同 步计数器和异步计数器。根据计数制的 同，分为二进制计数器，十进制计数器和任意 进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和 可编程时序功能计数器等等。目前，无论是TTL 还是CMOS 集成电路，都有品种较齐 全的中规模集成计数电路，使用者只要借助于器件手册提供的功能表和工作波形图以及 引出端的排列，就能正确地运用这些部件。 （1）用D 触发器构成异步二进制加/减计数器 图5-1 是用四只D 触发器构成的四位二进制异步加法计数器，它的连接特点是将每 只触发器接成T 触发器，再由低位触发器的Q 端和高一位的Cp 端相连接。若将图 5-1 稍加改动，即将低位触发器的Q 端与高一位的Cp 端相连接，即构成了一个四位二进制 减法计数器。 图5- 1 四位二进制异步加法计数器 1 （2 ）中规模十进制计数器 74LS192 是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能， 其引脚排列及逻辑符号如图 5-2 所示。74LS192 （同CC40192 ，二者可互换使用）的功 能如表5-1 所示，说明如下： CO 1 图5-2 74LS 192 引脚排列及逻辑符号 表5- 1 74LS192 功能表 输 入 输 出 说明 CR LD Cpu CpD D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 * * * * * * * 0 0 0 0 异步清零 0 0 * * d c b a d c b a 异步置数 0 1 ↑ 1 * * * * 加 计 数 加法 0 1 1 ↑ * * * * 减 计 数 减法 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执 其它功能。 当清除端CR 为低电平“0 ”，置数端LD 也为低电平时，数据直接从置数端D0 D1 D2 D3 置入计数器。 当清除端 CR 为低电平“0”，置数端LD 为高电平时，执 计数功能。执 加计数 时，减计数端 Cp 接高电平，计数脉冲由Cp 输入；在计数脉冲上升沿进 8421 码的 D U 十进制加法计数。执 减计数时，加计数端Cp 接高电平，计数脉冲由减计数端Cp 输 U