大学计算机组成原理 第3节 存储系统1.pptVIP

　　1. FLASH存储元 闪速存储器中的存储元，由单个MOS晶体管组成，除漏极D和源极S外，还有一个控制栅和浮空栅。 “0”状态：当控制栅加上足够的正电压时，浮空栅将储存许多电子带负电，这意味着浮空栅上有很多负电荷，这种情况我们定义存储元处于0状态。“1”状态：如果控制栅不加正电压，浮空栅则只有少许电子或不带电荷，这种情况我们定义为存储元处于1状态。浮空栅上的电荷量决定了读取操作时，加在栅极上的控制电压能否开启MOS管，并产生从漏极D到源极S的电流。 只读存储器和闪速存储器 2.FLASH存储器基本操作 编程操作 实际上是写操作。所有存储元的原始状态均处“1”状态，这是因为擦除操作时控制栅不加正电压。编程操作的目的是为存储元的浮空栅补充电子，从而使存储元改写成“0”状态。如果某存储元仍保持“1”状态，则控制栅就不加正电压。如图(a)表示编程操作时存储元写0、写1的情况。实际上编程时只写0，不写1，因为存储元擦除后原始状态全为1。要写0，就是要在控制栅C上加正电压。一旦存储元被编程，存储的数据可保持100年之久而无需外电源。 读取操作 控制栅加上正电压。浮空栅上的负电荷量将决定是否可以开启MOS晶体管。如果存储元原存1，可认为浮空栅不带负电，控制栅上的正电压足以开启晶体管。如果存储元原存0，可认为浮空栅带负电，控制栅上的正电压不足以克服浮动栅上的负电量，晶体管不能开启导通。当MOS晶体管开启导通时，电源VD提供从漏极D到源极S的电流。读出电路检测到有电流，表示存储元中存1，若读出电路检测到无电流，表示存储元中存0，如图(b)所示。 擦除操作 所有的存储元中浮空栅上的负电荷要全部洩放出去。为此晶体管源极S加上正电压，这与编程操作正好相反，见图(c)所示。源极S上的正电压吸收浮空栅中的电子，从而使全部存储元变成1状态。 3、FLASH存储器的阵列结构 FLASH存储器的简化阵列结构如右图所示。在某一时间只有一条行选择线被激活。读操作时，假定某个存储元原存1，那么晶体管导通，与它所在位线接通，有电流通过位线，所经过的负载上产生一个电压降。这个电压降送到比较器的一个输入端，与另一端输入的参照电压做比较，比较器输出一个标志为逻辑1的电平。如果某个存储元原先存0，那么晶体管不导通，位线上没有电流，比较器输出端则产生一个标志为逻辑0的电平。 3.5 并行存储器 由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高CPU和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。 高速存储器 双端口存储器：? 是指同一个存储器具有两组相 互独立的读写控制线路,是一种高速工作的存储器。 ??? 它提供了两个相互独立的端口，即左端口和右端 口。两个端口分别具有各自的地址线、数据线和控制 线，可以对存储器中任何位置上的数据进行独立的存 取操作。　 1.双端口存储器的逻辑结构 高速存储器 双端口存储器IDT7133的介绍 IDT7133为2K × 16位的双端口SRAM 两个端口有各自的地址线A10-A0，IO0-IO15，控制线（R/-W，-CE，-OE，-BUSY） 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。 当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。 2.无冲突读写控制 高速存储器 表3.5　　无冲突读写控制 左端口或右端口 功　　能 R/WLb R/WUb CE OE I/O0-7 I/O8-15 　× 　× 　1 　1 　Z 　Z 端口不用 　0 　0 　0 　× 数据入 数据入 低位和高位字节数据写入存储器 　0 　1 　0 　0 数据入 数据出 低位字节数据写入存储器，存储器中数据输出至高位字节 　1 　0 　0 　0 数据出 数据入 存储器中数据输出至低位字节，高位字节数据写入存储器 　0 　1 　0 　1 数据入 Z 低位字节写入存储器 　1 　0 　0 　1 　Z 数据入 高位字节写入存储器 　1 　1 　0 　0 数据出 数据出 存储器中数据输出至低位字节号高位字节 　1 　1 　0 　1 　Z 　Z 高阻抗输出 高速存储器 有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。 [仲