基于VerilogHDL的MTM总线主模块有限状态机设计.pdfVIP

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2017-07-15 发布于浙江
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基于VerilogHDL的MTM总线主模块有限状态机设计

. 2 0 10 . 18 ( 3) 682 Computer Measurement Control : 1671- 4598( 2010) 03- 0682- 03 : T P206 : B Verilog HDLMTM 1 2 2 2 陈星, 黄考利, 连光耀 , 王振生 ( 1 , 050003; 2 , 050003) : MT M , M TM , MT M ; , M TM ; MTM , QUARTU S , Veril g H DL ; M TM , , : Veril g HDL; ; M TM Design of MTM BusMasterModule! s Finite State Machine Based on Verilog HDL 1 2 1 2 Chen Xing , Huang Ka li , Lian Guangy a , W ang Zhensheng ( 1Ordnance Engineering C llege, Shijiazhuang 050003, China; 2Ordnance Engineering Institute, Shijiazhuang 050003, China) Abstract: T the deman d f designing MTM master m dule, n the b ase f analyzing the pr t c l f M TM bus, this paper puts f rw ard th e m del f MT M bus Master m dule! s finite state machine. Th e FSM is th e c re f master m dule, it c ntr ls the transmissi n f th e m essages n the M TM bus. Intr duced the structure f MTM bus and the main meth ds f design a FSM , design a M TM bus Master M d ule! s finite state m achine based n Veril g H DL, pr ved the design in the circumstance f QuartusII. The MTM m aster m dule based n this FS M h as already been realized and applied t the pr ject, the functi n is fav rable. ey words: Veril g HDL; FS M; M TM bus 0 : Mealy M re , M ealy , 1 MT M ( ) , , MT M , , , MT M , MT M MT M , , / MT M , [ 1] , 1 M ealy , MT M , M re , , Veril g HDL