uart_send-学习笔记.docxVIP

关键词uartfifo注明：本学习主要参考EDN China——“特权同学”的学习IP—FIFO的工作ALTERA的FIFO（先入先出），封装一般为：其中1，读写时钟一致（可以选择）2，rdreq / wrreq为读/写请求（高定平有效），可以边写边读3，data[7:0]在wrreq为高时，写入FIFO4，q[7:0] 在rdreq为高时，读出5，full（或empty）标示FIFO为写满/空注意：写入的数据应该最快在写入的时钟后的下一个时钟才能读出写入的数据写入读出（两个时钟）都有读（为空默认是0吧，我认为）UART发送数据（发送协议百度一下）设计说明：1，检测到1-0 说明有数据发送（起始位）2，发送8bit，表示一个ASCII码3，发送1，（停止位）因此本设计中共发送10bit发送时钟设计由于本设计采用的比特率为 9600bps，而系统时钟为50MHz，经下计算得出，每隔5028个系统时钟，产生一个bsp_clk表示这个周期。计算：1s/9600 = 104166ns50MHz: 20ns104666us/20ns= 5208;//周期（为仿真方便，设置 26个一循环）读取FIFO信号 fifo_rd_req其基本思想为边沿信号检测，利用非阻塞赋值（=）的先后差异，reg tx_enr1,tx_enr2;//tx_en寄存器always @(posedgesys_clk or negedgesys_rst)if(!sys_rst) begintx_enr1 = 1b1;tx_enr2 = 1b1;endelse begintx_enr1 = tx_en;tx_enr2 = tx_enr1; //( tx_enr2 比 tx_enr1 的值晚变化一个周期)endassign fifo_rd_req = tx_enr1 ~tx_enr2;//tx_en上升沿置高一个时钟周期数据位分时发送（比较简单，参照代码）顶层test_bench设计1，先向FIFO中写入数据2，循环发送uart_start信号codeuart 发送模块moduleuart_tx(//module uart(inputsys_clk,//50MHzinputsys_rst,//0 activeinput tx_start,//发送标志 1 activeinput [7:0] tx_data, //输入数据output fifo_rd_req,//读fifooutput rs232_tx,//outputuart_busy//busy flag);/* creat the 9600 bps 1s/9600 = 104166ns50MHz: 20ns 104666us/20ns= 5208;//周期 */parameter BPS_T= 26; //5208reg [12:0] cnt_bps;regbps_clk; always @ (posedgesys_clk or negedgesys_rst) beginif(!sys_rst) beginbps_clk = 0;cnt_bps =0;endelseif(cnt_bps == BPS_T)begincnt_bps =0;bps_clk = 1;endelsebeginbps_clk =0;cnt_bps = cnt_bps +1b1;endend// creat the fifo read sign and get data sent//---------------------------------------------------------regtx_en;//发送数据使能信号，高有效reg[3:0] num;always @ (posedgesys_clk or negedgesys_rst)if(!sys_rst) tx_en = 1b0;elseif(num==4d11) tx_en = 1b0;//数据发送完成elseif(tx_start) tx_en = 1b1;//进入发送数据状态中//tx_en脉冲上升沿检测，作为FIFO读使能信号reg tx_enr1,tx_enr2;//tx_en寄存器always @(posedgesys_clk or negedgesys_rst)if(!sys_rst) begintx_enr1 = 1b1;tx_enr2 = 1b1;endelse begintx_enr1 = tx_en;tx_enr2 = tx_enr1;endassign fifo_rd_req = tx_enr1 ~tx_enr2;//tx_en上升沿置高一个时钟周期reg rs232_tx_r;// RS232发送数据信号always @ (negedgesy