CMOS 组合电路开路故障的BIST探讨.PDF

( ) 第 44 卷 　第 1 期 复 旦 学 报 自然科学版 　 Vo1. 44 , 　No. 1 2005 年 2 月 Journal of Fudan University (Natural Science) 　 Feb. , 　2005 　 ( ) 　　文章编号 2005 　 　 　 CMOS 组合电路开路故障的 BIST 探讨 谢　波 , 黄维康 , 唐璞山 (复旦大学 专用集成电路与系统国家重点实验室 , 上海 200433) 摘 　要 : 对 CMOS 组合电路开路故障的测试方法进行了探讨. 一种方法通过对电路输出的跳变次数进行计数 , 然后与无故障电路输出的跳变次数的期望值进行比较 ,可以检测到所有的开路故障 ,对于有 n 个输入端的电路 完成测试需要 6 ×2 n 个测试向量. 另一种方法基于种子存储的自适应BIST 方法 ,该方法充分利用开路故障的特 征 ,实例验证表明能够在 3 ×2 n + 1 个时钟周期内完成对 CMOS 组合电路开路故障的测试 ,它在不用修改被测电 路网络的前提下可对多开路故障达到完全的测试. 关键词 : 半导体技术 ; 集成电路测试 ; 开路故障 ; 内建自测试 中图分类号: TN 407 　　　　文献标识码 : A 伴随着集成电路进入系统集成的时代 ,芯片的集成规模急剧增大 , 由此导致的测试成本的增加和测试 ( ) 难度的加大使得 SOC SystemOnaChip 开发过程中测试的问题变得愈加尖锐. 采用可测性设计手段 , 即 在集成电路的设计阶段就考虑到测试的需要而插入一些可测性设计的结构 , 已然成为解决 SOC 测试问题 ( ) 的必然途径. 使用内建自测试 builtin selftest , BIST 是 SOC 测试的重要途径 ,合理选择 BIST 技术能够很 大程度上缓解对测试设备越来越高的要求而导致的测试成本的急剧攀升 ,从而使总的成本最小化. ( ) 在集成电路电路的测试中 ,通常考虑的故障模型是固定型 sa0 和 sa1 故障模型. 但是并非所有的 ( ) ( ) 故障都可以通过这种故障模型来进行等效. 桥接故障 bridge faults 和开路故障 stuckopen faults 等面向缺 陷的常见故障就难以用固定型故障模型来进行等效. 随着集成电路工艺技术进入超深亚微米阶段 ,特征 尺寸的显著减少使得面向缺陷的故障得到了越来越多的重视 ,要想提高芯片的故障覆盖率 ,对这些故障的 测试就显得尤为重要 ,开路故障是仅有的能把组合电路变成时序电路的故障模型 ,因而它的测试方法得到 广泛的研究. 对于 CMOS 组合电路的开路故障的测试 , 以前的很大部分工作都集中在测试序列的产生上 1 (