基于并行完备检测的高速异步流水线设计Design of - 电子与信息学报.PDF

第 34 卷第 4 期 电 子 与 信 息 学 报 Vol.34No.4 2012 年 4 月 Journal of Electronics Information Technology Apr. 2012 基于并行完备检测的高速异步流水线设计 杨延飞*① 杨银堂① 朱樟明① 周 端② ①(西安电子科技大学微电子研究所 西安 710071) ②(西安电子科技大学计算机学院 西安 710071) 摘 要：为了有效地提升异步零协议逻辑(NCL)流水线的吞吐量，该文提出一种多阈值并行完备流水线。采用独特 的半静态零协议阈值门建立异步组合逻辑，使数据串行传输的同时每级流水线数据处理和完备检测并行进行，以串 并结合的工作方式提升吞吐量。同时新阈值门的使用降低了流水线空周期时的静态功耗。基于 SMIC 0.18 μm 标准 CMOS 工艺对所提出的流水线进行了分析测试。与现有流水线比较显示，当组合逻辑为四位串行进位全加器时， 新的流水线吞吐量提升 62.8%，静态功耗减少40.5%，可用于高速低功耗的异步电路设计。 关键词：集成电路；并行完备；半静态零协议逻辑；异步流水线；静态功耗 中图分类号：TN402 文献标识码： A 文章编号：1009-5896(2012)04-1012-05 DOI: 10.3724/SP.J.1146.2011.00884 Design of High-speed Asynchronous Pipeline Based on Parallel Completion Detection ① ① ① ② Yang Yan-fei Yang Yin-tang Zhu Zhang-ming Zhou Duan ① (Institute of Microelectronics, Xidian University, Xi’an 710071, China) ② (School of Computer Science and Technology, Xidian University, Xi’an 710071, China) Abstract: A multi-threshold pipeline based on parallel completion is proposed to improve the throughput of asynchronous NULL Convention Logic (NCL) pipeline. With the special semi-static NCL threshold gates to be realized asynchronous combinational logic, data processing and completion detection of each pipeline stage are carried out parallelly, meanwhile, the data get through the pipeline by using serial mode. The series-parallel ways improve the throughput of the pipeline. Moreover, the static power of the pipeline in NULL cycle declines as w