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一种应用于TDC的低抖动延迟锁相环电路设计 - 电子学报
第２期 电 子 学 报 Ｖｏｌ．４５ Ｎｏ．２ ２０１７年２月 ＡＣＴＡＥＬＥＣＴＲＯＮＩＣＡＳＩＮＩＣＡ Ｆｅｂ． ２０１７ 一种应用于ＴＤＣ的低抖动延迟锁相环电路设计 １ ２ ２ ２ １ 吴 金 ，张有志 ，赵荣琦 ，李 超 ，郑丽霞 （１东南大学无锡分校，江苏无锡２１４１３５；２东南大学集成电路学院，江苏南京２１００９６） 摘 要： 本文采用双延迟线和防错锁控制结构，结合对电荷泵等关键模块版图对称性的匹配控制，设计了一种 针对（ＴｉｍｅｔｏＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ，ＴＤＣ）应用的宽动态锁定范围、低静态相位误差延迟锁相环（ＤｅｌａｙＬｏｃｋｅｄＬｏｏｐ，ＤＬＬ）电 路．基于ＴＳＭＣ０３５ｍＣＭＯＳ工艺，完成了电路的仿真和流片验证．测试结果表明，ＤＬＬ频率锁定范围为４０ＭＨｚ μ ２００ＭＨｚ；静态相位误差１６１ｐｓ＠１２５ＭＨｚ；在无噪声输入的理想时钟驱动下，２００ＭＨｚ频率点下的峰峰值抖动最大为 ８５３ｐｓ，均方根抖动最大为９４４ｐｓ，可满足亚纳秒级时间分辨的ＴＤＣ应用需求． 关键词： 延迟锁相环；时间数字转换器；静态相位误差；宽动态范围；时钟抖动 中图分类号： ＴＰ３３１１ 文献标识码： Ａ 文章编号： ０３７２２１１２（２０１７）０２０４５２０７ 电子学报ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｅｊｏｕｒｎａｌ．ｏｒｇ．ｃｎ ＤＯＩ：１０．３９６９／ｊ．ｉｓｓｎ．０３７２２１１２．２０１７．０２．０２６ ＤｅｓｉｇｎｏｆａＬｏｗＪｉｔｔｅｒＤｅｌａｙＬｏｃｋｅｄＬｏｏｐｆｏｒＴＤＣ １ ２ ２ ２ １ ＷＵＪｉｎ，ＺＨＡＮＧＹｏｕｚｈｉ，ＺＨＡＯＲｏｎｇｑｉ，ＬＩＣｈａｏ，ＺＨＥＮＧＬｉｘｉａ （１ＢｒａｎｃｈＳｃｈｏｏｌｏｆＳｏｕｔｈｅａｓｔＵｎｉｖｅｒｓｉｔｙ，Ｗｕｘｉ，Ｊｉａｎｇｓｕ２１４１３５，Ｃｈｉｎａ； ２ＣｏｌｌｅｇｅｏｆＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ，ＳｏｕｔｈｅａｓｔＵｎｉｖｅｒｓｉｔｙ，Ｎａｎｊｉｎｇ，Ｊｉａｎｇｓｕ２１００９６，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ： ＡｄｅｌａｙｌｏｃｋｅｄｌｏｏｐｃｉｒｃｕｉｔｏｆｗｉｄｅｄｙｎａｍｉｃｌｏｃｋｉｎｇｒａｎｇｅａｎｄｌｏｗｓｔａｔｉｃｐｈａｓｅｅｒｒｏｒｉｓｄｅｓｉｇｎｅｄｆｏｒＴｉｍｅ ｔｏＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ（ＴＤＣ）ａｐｐｌｉｃａｔｉｏｎａｄｏｐｔｉｎｇｄｕａｌｄｅｌａｙｌｉｎｅｓ，ａｎｔｉｌｏｃｋｃｏｎｔｒｏｌｃｉｒｃｕｉｔｓｔｒｕｃｔｕｒｅａｎｄａｐｐｌｙｉｎｇｓｙｍｍｅｔｒｉ ｃａｌｍａｔｃｈｉｎｇｔｅｃｈｎｉｑｕｅｓｔｏｋｅｙｍｏｄｕｌｅｓｓｕｃｈａｓＣｈａｒｇｅＰｕｍｐ（ＣＰ），ｓｉｍｕｌｔａｎｅｏｕｓｌｙ．ＳｉｍｕｌａｔｉｏｎａｎｄＭｕｌｔｉＰｒｏｊｅｃｔＷａｆｅｒ （ＭＰＷ）ｔａｐｅｏｕｔａｒｅｃｏｍｐｌｅｔｅｄｂａｓｅｄｏｎＴＳＭＣ０３５ｍＣＭＯＳｐｒｏｃｅｓｓ．ＴｈｅｔｅｓｔｒｅｓｕｌｔｓｓｈｏｗｔｈａｔＤＬＬ’ｓｆｒｅｑｕｅｎｃｙｌｏｃ μ ｋｉｎｇｒａｎｇｅｉｓ４０ＭＨｚ２００ＭＨｚｗｉｔｈｉｔｓｓｔａｔｉｃｐｈａｓｅｅｒｒｏｒ１６１ｐｓ＠１２５ＭＨｚ．Ｄｒｉｖｅｎｂｙｎｏｉｓｅｆｒｅｅｉｎｐｕｔｃｌｏｃｋ，ａｎｄｏｐｅｒａｔｉｎｇ ｏｎ２００ＭＨｚ，ＤＬＬ’ｓｍａｘｉｍｕｍｐｅａｋｔｏｐｅａｋａｎｄｒｏｏｔｍｅａｎｓｑｕａｒｅｊｉｔｔｅｒｓａｒｅ８５３ｐｓａｎｄ９４４ｐｓ，ｒｅｓｐｅｃｔｉｖ
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