6时序逻辑电路的与设计资料.ppt

(4) 确定触发器的类型 检查自启动 修改逻辑设计 修改后的逻辑图 试设计一个同步时序电路，要求电路中触发器Q0、Q1、Q2及输出Y端的信号与CP时钟脉冲信号波形满足下图所示的时序关系。 (3) 写出电路的状态方程、驱动方程和输出方程 输出方程 修改后的逻辑图 此电路也可作为序列信号检测器，用来检测同步脉冲信号序列A中1的个数，一旦检测到四个1状态，电路则输出高电平。 若在CP第9、10两个脉冲中间，A出现干扰，刚Y多出现一次进位，出现错误。 与许多中规模集成电路一样，电路在所有的输入端、输出端都插入了缓冲电路，这是现代集成电路特点之一。它一方面使芯片内部逻辑电路与外部电路得到有效隔离，使内部逻辑部分的工作更加稳定可靠； 另一方面，由于其输入、输出特性可以简单地按该系列标准单门来考虑，从而提高了电路的兼容性，简化了设计工作。 MUX，4选1数据选择器 乘积项数据选择器：根据AC0和AC1(n)决定与逻辑阵列的第一乘积项是否作为或门的一个输入端。只有在G1的输出为1时，第一乘积项是或门的一个输入端。 乘积项数据选择器(2选1) OMUX：根据AC0和AC1(n)决定OLMC是组合输出还是寄存器输出模式 输出数据选择器(2选1)——OMUX 三态数据选择器(4选1) 三态数据选择器受AC0和AC1(n)的控制，用于选择输出三态缓冲器的选通信号。可分别选择VCC、地、OE和第一乘积项。 工作 AC0 AC1(n) TX（输出） 0 1 地电平 0 0 VCC 1 0 OE 1 1 第一乘积项 工作 高阻 OE=1，工作 OE=0，高阻 1，工作 0，高阻 三态缓冲器 的工作状态 FMUX： 根据AC0和AC1(n)的不同编码，使反向传输的电信号也对应不同。 反馈数据选择器(4选1)——OMUX GAL的编程与开发 软件工具 硬件工具 ?时序电路的分析，首先按照给定电路列出各逻辑方程组、列出状态表、画出状态图、时序图，最后分析得到电路的逻辑功能。 ?时序电路的设计，首先根据逻辑功能的需求，求出原始状态图或原始状态表，有必要时需进行状态化简，对状态进行编码，然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完成设计任务。 小 结 ?时序逻辑电路一般由组合电路和存储电路两部分构成。它们在任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的状态有关。时序电路可分为同步和异步两大类。逻辑方程组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分析和设计时序电路的主要依据和手段。 * 激励方程，也叫驱动方程 * * 此处说明电压电流等为什麽用相量形式. * 8位右移。增加了异步清零端CR，DSA、DSB两个数据输入端，实际输入的数据为二者相与，可将其中一端作为使能端。可从Q7-Q1并行输出，也可从Q7串出 * 此处说明电压电流等为什麽用相量形式. 板书讲设计过程。触发器接成T‘触发器。 (三位二进制异步加法计数器) (三位二进制异步减计数器) 最好改为下降沿触发的计数器 * Q0 Q1 Q2 Q1 Q2 Q3 Q0 Q3 0 1 0 1 0 0 1 0 1 0 0 0 1 1 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 1 1 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 1 2 3 4 5 6 7 8 9 连接方式2（5421码） 连接方式1（8421码） 计数顺序 两种连接方式的状态表 4、用集成计数器构成任意进制计数器 1、用同步清零端或置数端归零构成N进制计数器 2、用异步清零端或置数端归零构成N进制计数器 （1）写出状态SN-1的二进制代码。 （2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 （1）写出状态SN的二进制代码。 （2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。 在前面介绍的集成计数器中，清零采用异步方式、置数采用同步方式的有74LVC161；74HC/HCT390则具有异步清零。 用74LVC161来构成一个九进制计数器。 SN＝S9＝1001 例 D3～D0必须都接0 D3～D0必须都接0 SN-1＝S8＝1000 反馈清零法 反馈置数法 (a) 用异步清零端CR归零 74LVC161 CR Q0 Q1 Q2 Q3 CET CEP CP TC PE 1 1 ＆ D0 D1 D2 D3 1 CP