第三章 SPI波形记录.pdf

SPI 波形记录 SPI 总线简介 串行外围设备接口SPI （serial peripheral interface）总线技术是 Motorola 公司推出的一种同步串行接口。 SPI 用于CPU 与各种外围器件进行全双工、同步串行通讯。它只需四条线就 可以完成MCU 与各种外围器件的通讯，这四条线是：串行时钟线（CSK）、 主机输入/从机输出数据线（MISO）、主机输出/从机输入数据线（MOSI）、 低电平有效从机选择线CS。当SPI 工作时，在移位寄存器中的数据逐位从输 出引脚（MOSI）输出（高位在前），同时从输入引脚（MISO）接收的数据 逐位移到移位寄存器（高位在前）。发送一个字节后，从另一个外围器件接收 的字节数据进入移位寄存器中。即完成一个字节数据传输的实质是两个器件寄 存器内容的交换。主SPI 的时钟信号（SCK）使传输同步。其典型系统框图如 下图所示。 二.SPI 总线主要特点 ·全双工; ·可以当作主机或从机工作; ·提供频率可编程时钟; ·发送结束中断标志; ·写冲突保护; .总线竞争保护等。 三.SPI 总线工作方式 SPI 总线有四种工作方式，其中使用的最为广泛的是SPI0 和SPI3 方式(实线表示): 四种工作方式时序分别为： 时序详解： CPOL：时钟极性选择，为0 时SPI 总线空闲为低电平，为1 时SPI 总线空闲为高 电平 CPHA：时钟相位选择，为0 时在SCK 第一个跳变沿采样，为 1 时在SCK 第二个跳 变沿采样 工作方式 1： 当CPHA=0、CPOL=0 时SPI 总线工作在方式1。MISO 引脚上的数据在第一个 SPSCK 沿跳变之前已经上线了，而为了保证正确传输，MOSI 引脚的MSB 位必须与 SPSCK 的第一个边沿同步，在SPI 传输过程中，首先将数据上线，然后在同步时钟 信号的上升沿时，SPI 的接收方捕捉位信号，在时钟信号的一个周期结束时(下降沿)， 下一位数据信号上线，再重复上述过程，直到一个字节的8 位信号传输结束。 工作方式2： 当CPHA=0、CPOL=1 时SPI 总线工作在方式2。与前者唯一不同之处只是在同步 时钟信号的下降沿时捕捉位信号，上升沿时下一位数据上线。 工作方式3： 当CPHA=1、CPOL=0 时SPI 总线工作在方式3。MISO 引脚和MOSI 引脚上的 数据的MSB 位必须与SPSCK 的第一个边沿同步，在SPI 传输过程中，在同步时钟 信号周期开始时(上升沿)数据上线，然后在同步时钟信号的下降沿时，SPI 的接收方 捕捉位信号，在时钟信号的一个周期结束时(上升沿)，下一位数据信号上线，再重复上 述过程，直到一个字节的8 位信号传输结束。 工作方式4： 当CPHA=1、CPOL=1 时SPI 总线工作在方式4。与前者唯一不同之处只是在同步 时钟信号的上升沿时捕捉位信号，下降沿时下一位数据上线。 四.SPI 总线常见错误 1 SPR 设定错误 在从器件时钟频率小于主器件时钟频率时，如果SCK 的速率设得太快，将导致接收 到的数据不正确（SPI 接口本身难以判断收到的数据是否正确，要在软件中处理）。 整个系统的速度受三个因素影响：主器件时钟CLK 主、从器件时钟CLK 从和同步 串行时钟SCK，其中SCK 是对CLK 主的分频，CLK 从和CLK 主是异步的。要使 SCK 无差错无遗漏地被从器件所检测到，从器件的时钟CLK 从必须要足够快。下面以 SCK 设置为CLK 主的4 分频的波形为例，分析同步串行时钟、主时钟和从时钟之间 的关系。 如图 1 所示，当T 从Tsck/2，即T 从＜2T 主时，无论主时钟和从时钟之间的相 位关系如何，在从器件CLK 从的上升沿必然能够检测到SCK 的低电平，即SCK＝0 的范围内至少包含一个CLK 从的上升沿。 图2 中，当T 从≥TSCK/2＝2T 主时，在clk_s 的两个上升沿都检测不到SCK 的低电平,这样从器件就会漏掉一个SCK。在某些相位条件下，即使CLK 从侥幸能检 测到SCK 的低电平，也不能保证可以继续检测到下一个SCK。只要遗漏了一个SCK， 就相当于串行数据漏掉了一个位，后面继续接收/发送的数据就都是错误的了。 根据以上的分析，SPR 和主从时钟比的关系如表 1 所列。 表 1 SPR 的设置和主从时钟周期比值之间的关系 在发送数据之前按照表 1 对SPR 进行设置，SPR 设定错误可以完全避免。 2 模式错误（MODF） 模式错误表示的是主从模式选择的设置和引脚SS 的连接不一致。 器件工作在主模式的时候（MST