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第四章 主存储器 4.1 主存储器处于全机中心地位 4.2 主存储器分类 4.3 主存储器的主要技术指标 4.4 主存储器的基本操作 4.5 读/写存储器(即随机存储器(RAM)) 4.6 非易失性半导体存储器 4.7 DRAM的研制与发展 4.8 半导体存储器的组成与控制 4.9 多体交叉存储器 4.2 主存储器分类 4.3 主存储器的主要技术指标 4.4 主存储器的基本操作 4.5 读/写存储器(即随机存储器(RAM)) 4.5 读/写存储器(即随机存储器(RAM)) 读/写存储器(即随机存储器(RAM)) 1. 静态存储器(SRAM) (1) 存储单元和存储器 图4.3 MOS静态存储器结构图 图4.4 1K静态存储器框图 (2) 开关特性 ① 读周期的参数 ② 写周期的参数 2. 动态存储器(DRAM) (1) 存储单元和存储器原理 图4.8 单管存储单元线路图 (2) 再生 DRAM是通过把电荷充积到MOS管的栅极电容或专门的MOS电容中去来实现信息存储的。但是由于电容漏电阻的存在，随着时间的增加，其电荷会逐渐漏掉，从而使存储的信息丢失。为了保证存储信息不遭破坏，必须在电荷漏掉以前就进行充电，以恢复原来的电荷。把这一充电过程称为再生，或称为刷新。对于DRAM，再生一般应在小于或等于2ms的时间内进行一次。 DRAM采用“读出”方式进行再生。 图4.9 16K×1动态存储器框图 4.6 非易失性半导体存储器 只读存储器(ROM) 2. 可编程序的只读存储器(PROM) 3. 可擦可编程序的只读存储器(EPROM) 4. 可电擦可编程序只读存储器(E2PROM) 5. 快擦除读写存储器(Flash Memory) 表4.1 列出几种存储器的主要应用 4.8 半导体存储器的组成与控制 存储器容量扩展 用 2片 16K*4位的存储芯片组成16K*8位的存储器 用 4片 16K*8位组成64K*8位的存储器 用 8片 1K*4位存储芯片组成4K*8位存储器 存储扩展问题分析 问题描述： 已有m（字）?n（位）的存储芯片，设计一个m’?n’的存储器，其中m’=m与/或n’=n m’=m, n’n 即单纯的位扩展 m’m, n’=n 即单纯的字扩展 m’m, n’n 即字和位均需扩展 存储扩展问题分析 设计要点 用m?n芯片构造一个p?q的阵列，待设计存储器所需的模块数为p?q，其中p=[m’/m],q=[n’/n] 如果m’=m，则不需增加地址位数；如果m’m，则需增加地址位数，并设计相应的地址控制电路 正确连接各芯片的片选线、读/写控制线、数据输入线和数据输出线，并使存储器与CPU的时序妥善地配合。 存储器扩展实例 举例 问题 试用1K ?4位的RAM芯片为某计算机系统设计一个存储器，存储单元长度为1个字节，寻址范围从3000H至37FFH，该系统的地址总线宽度为16位（A15~A0），数据总线宽度为8位（D7~D0），CPU对存储器发出的控制信号为/MREQ和R/W。 存储器扩展实例 设计 计算存储单元数（容量） 37FFH-3000H+1H=800H，每个单元为8位，故容量为2K ?8 计算所用RAM芯片数 [2K/1K] ? [8/4]=4片 芯片构成阵列，确定总体布局 芯片横向扩展2片，构成单元长度为8位的芯片组 芯片纵向扩展2片，构成2K个单元 存储器扩展实例 芯片内部寻址需要10位地址（A9~A0），其他作为芯片组选择 存储器扩展实例 设计译码控制电路 存储器扩展实例 设计存储器的读/写控制电路 存储器有两个控制输入端：片选/CS和/WE。 /CS有译码器输出加以控制； /WE=/MREQ+R//W 存储器扩展实例 画出连接电路图 4.9 多体交叉存储器 4.9.1 编址方式 多模块存储器实现重叠与交叉存取。 在M个模块上交叉编址(M=2m)，则称为模M交叉编址。 表4.2 地址的模四交叉编址 4.9.2 重叠与交叉存取控制 两种方式访问 同时访问：所有模块同时启动一次存储周期，相对各自的数据寄存器并行地读出或写入信息。 交叉访问：M个模块按一定的顺序轮流启动各自的访问周期，启动两个相邻模块的最小时间间隔等于单模块访问周期的1/M。 作业 4.4 4.5 4.6 (4) 动态 RAM 和静态 RAM 的比较 DRAM SRAM 存储原理 集成度 芯片引脚 功耗 价格 速度 刷新 电容 触发器 高 低 少 多 小 大 低 高 慢 快 有 无 主存 缓存 盼蒋九集帖冲回幅孤漂磋叉献谆骗绩缅班哆孩霹