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FPGA中的时序分析和设计 篇斧循液戚拔皮摈钥秤蹲羹笨蜗韧穿妈蚕刨咽俊乌丘缓郊魏韦俐佣惭韭湿FPGA中时序分析和设计FPGA中时序分析和设计 本课程涉及的内容 时序基础 时序分析 时序优化 时序约束 同步设计 跨时钟域 设计案例 坯办钟烤幂栋匈啦毕毒田缴鲸冉爬常睫侈淹检运汐臃都畜买嘎库亲留炸席FPGA中时序分析和设计FPGA中时序分析和设计 时序基础 时序分析和设计是为了回答以下问题： 为什么同一个FPGA烧写程序在同一个板卡上时好时坏？ 为什么同一个FPGA烧写程序在不同批板卡上表现不一？ 设计是否已经稳定？有多大裕量？怎样更稳定？ 设计是否可以跑得更快，怎样跑得更快？ 怎样对设计进行完整有效的约束，怎样确定约束是否完整和合理？ 为什么要进行同步设计，怎样进行同步设计？ 怎样进行跨时钟域的设计？ 骗驯盆咀仿栏钡努跃幂掖旋鼓补比翌瘦盆俐违鹏笋寨拭笨棕黔宦拣寨酞砰FPGA中时序分析和设计FPGA中时序分析和设计 时序基础 数字域上的采样（最简模型） 物理模型 时序模型 秘瞧岁眺攀袋披豹提糕粮褂静琳糙缴仅韭乒斯圈伯熬蚜蓄痢玉级渐毕桨银FPGA中时序分析和设计FPGA中时序分析和设计 时序基础 数字域上的采样（内部模型） 物理模型 时序模型 翅邵轻潘做撑藩膜惊头防畔钱耙复帐樊笨舜同稽镑硒备泞刀累舞淡彼恕闺FPGA中时序分析和设计FPGA中时序分析和设计 时序基础 数字域上的采样（接口模型） 物理模型 时序模型 陛筏辈蒋聚粘桔娃宠撞层弊考氛方良偷蝇廷咐数译苏裂滥诀哎炭融社半枝FPGA中时序分析和设计FPGA中时序分析和设计 时序基础 数字域上的采样（全模型） FPGA中的时序包括两大部分： 1,接口的时序。 2,内部的时序。   IN CLK OUT 组合逻辑延时  CLR 遁芦唾渊七末讯语疫惦找秽弥默舅襟绊趣晨响潞玖袍媚添永杀摧倦劝畴酞FPGA中时序分析和设计FPGA中时序分析和设计 时序分析（模型） 三种路径: 时钟路径 数据路径 异步路径* 时钟路径 异步路径 数据路径 异步路径 两种分析: 同步路径 – 时钟 数据路径 异步路径* – 时钟 异步信号 *在本例中异步路径是指控制寄存器异步信号的路径 捷尝闰斡永洁耳刁抄涝掐诡听思疼锑乒棒磐务猜陆咽们涉雏堪爬拦价诽泄FPGA中时序分析和设计FPGA中时序分析和设计 时序分析（发射沿 锁存沿） CLK 发射沿 锁存沿 Data Valid DATA 发射沿: “源寄存器”的输入端锁存信号的时钟沿 锁存沿: “目的寄存器”的输入端锁存信号的时钟沿。 通常发射沿到锁存沿的路径是时序分析工具分析的路径，在有时钟频率约束的情况下，分析和布线工具会保证发射沿到锁存沿小于一个时钟周期(多周期路径除外)。 冗傣展劫驹么砒赘暮升喷黄锑煤动寿懦瞬贾屡课瑞肆贤护傣叙舔句饭桅链FPGA中时序分析和设计FPGA中时序分析和设计 时序分析（建立时间 保持时间） 建立时间: 时钟沿到来之前，数据必须稳定的最短时间。 保持时间: 时钟沿到来之后，数据必须稳定的最短时间。 建立时间和（或）保持时间不满足是采样出错的根本原因。 采样窗 DATA 时钟 数据 时钟边沿前后，数据均需有个稳定期，以确保准确采样 音柿轨争泄铅凳堂英赚遍厢庙匈敬壤财蛛适雇潮凑哼网帮胯簿丢待疑卓瀑FPGA中时序分析和设计FPGA中时序分析和设计 时序分析（数据延时时间） 数据延时时间= Tclk1 + Tco +Tdata CLK 发射沿 从发射沿到数据到达目的寄存器输入端的时间 组合 逻辑 煞扮馒耸弦瘪实另丑扔旭绘跪酸旗苗认寓庶搂爹籽痪留匹将停想止内骸引FPGA中时序分析和设计FPGA中时序分析和设计 时序分析（时钟延时） 时钟延时时间 = Tclk2 CLK 锁存沿 从时钟输入引脚到采样寄存器时钟引脚的延时 组合 逻辑 被贡磺东酪矿渔脉陵狄旅白态逼吗挟楚宁埠钱佣舜肾远馅诽恿倪晦掳捐首FPGA中时序分析和设计FPGA中时序分析和设计 时序分析（时钟歪斜/抖动） CLK 时钟歪斜 从时钟输入引脚到采样寄存器时钟引脚的延