实验考试fpga实验代码.docVIP

备注：FPGA实验的源程序要与相应的电路结合看并有一定的理解，务必要熟练知道引脚的分配，软件的基本操作详见实验指导书的实验一。 实验二： 1．2选1的数据选择器 具体步骤： 第1步：新建一个Quartus项目。 第2步：在Quartus项目中新建一个VHDL文件，并命名为mux_2to1.vhd，实现2选1的电路功能，其真值表和电路符号如下图所示。即当s＝1时，输出m＝y；当s＝0时，输出m＝x。 代码一：VHDL程序代码如下。 library ieee; use ieee.std_logic_1164.all; entity mux_2to1 is port( s,x,y:in std_logic; m:out std_logic); end mux_2to1; architecture behave_mux_2to1 of mux_2to1 is begin m=x when s=0 else y ; end behave_mux_2to1; 2、2．8位宽2选1的数据选择器 在完成2选1数据选择器之后，将信号x和y的位宽由1位扩展为8位。更改后的电路图如下： 实验代码如下： library ieee; use ieee.std_logic_1164.all; entity mux_2to1_8bit is port( s:in std_logic; x,y:in std_logic_vector(7 downto 0); m:out std_logic); end mux_2to1_8bit; architecture behave_mux_2to1_8bit of mux_2to1_8bit is begin m=x when s=0 else y; end behave_mux_2to1_8bit; 第2步：接着把mux_2to1_8bit.vhd设定为项目的顶层设计文件。实现方法如下图所示，在项目浏览器（Project Navigator）中选择文件（Files）页，选中mux_2to1_8bit.vhd，单击右键，选择“Set as Top-Level Entity”命令即可。 3．4选1的数据选择器 在完成2选1电路之后，将电路扩展为4选1数据选择器，电路及其真值表如下图所示。 代码修改如下： library ieee; use ieee.std_logic_1164.all; entity mux_4to1 is port( s:in std_logic_vector(1 downto 0); u,v,w,x:in std_logic; m:out std_logic ); end mux_4to1; architecture behave_mux_4to1 of mux_4to1 is begin m=u when s=00 else v when s=01 else w when s=10 else x; end behave_mux_4to1; 文件另存为mux_4to1.vhd。 接着将mux_4to1.vhd设定为项目的顶层设计文件，再进行语法检查和引脚分配。 4．实现3位宽的4选1数据选择器。 电路如下图所示。代码完成后，另存为mux_4to1_3bit.vhd。 library ieee; use ieee.std_logic_1164.all; entity mux_4to1_3bit is port( s:in std_logic_vector(1 downto 0); u,v,w,x:in std_logic_vector(2 downto 0); m:out std_logic_vector(2 downto 0) ); end mux_4to1_3bit; architecture behave_mux_4to1_3bit of mux_4to1_3bit is begin m=u when s=00 else v when s=01 else w when s=10 else x; end behave_mux_4to1_3bit; 实验三：七段数码管显示 1．显示简单字符 七段数码管显示电路如下图所示： 图中包含一个七段解码器模块，c2～c0是解码器的3个输入，当输入值不同时，输出不同的字符。如表中所示，当输入值为100～111时，输出空格，即数码管全暗。七段数码管的不同段位用数字0～