第5章触发器20100428.pptVIP

* 4. 从JK触发器到D触发器的转换 * 5. 从JK触发器到T、T′触发器的转换 若令T＝1，即J＝K＝1，则变为T′触发器 * 5.5 触发器应用举例 例5-1 设计一个举重裁判逻辑电路 * 5.6 用Multisim2001分析JK触发器 分析74LS109双JK边沿触发器 * 仿真结果 * 基本要求 重点掌握： 1.各种触发器(RS、JK、D、T、 T?)的逻辑功能及 其描述方法(特性表、特性方程）。 2.基本RS、同步RS、边沿结构触发器的动作特点。 3.已知电路图及输入信号波形，写出电路的次态函 数式并画输出信号波形。 4. 触发器的逻辑功能分类及其转换 电路结构：只要求基本RS触发器和同步RS触发器 * * （1）电路图 由主从RS触发器增加两条反馈线构成。 下降沿有效 * （2）工作原理 CP=1，主触发器根据J、K状态而动作，从触发器保持； CP=0，从触发器根据主触发器的状态进行输出。 J=K=0, Qn+1= Qn J=0, K=1, Qn+1 = 0 J=1, K=0, Qn+1 = 1 J=K=1, Qn+1=Qn * 当J＝K＝l时，可分两种情况来讨论： 第一种情况是Qn＝0。这时门G8被Q端的低电平封锁，CP＝1时仅G7输出低电平信号，故主触发器置1。 CP＝0以后从触发器也跟着置1，即Qn+1＝1。 1 1 0 1 1 0 1 0 0 1 1 0 * 第二种情况是Qn＝1。此情况与第一种情况刚好相反，CP=1时主触发器被置0。CP＝0时从触发器跟着置0，故Qn+1＝0。 综上可知，当J＝K＝1时，CP下降沿到达后触发器将翻转为与初态相反的状态。 * （3） 特性表 保持 置1 置0 翻转 下降沿触发 * （4）时序图 在CP=1期间，如果输入波形未发生变化，则可根据下降沿时的输入信号来确定输出状态。 * 在CP=1期间，如果输入波形发生变化，则不能根据下降沿时的输入信号来确定输出状态。 J=K=0，输出应保持，但由于出现过J=1所以输出被置1. * 3.主从触发器动作特点 1、触发器的状态更新分两步动作： 第一步：主触发器接收信号，使Q’改变； 第二步：从触发器接收主FF的状态，使Q改变。 2、因为主触发器仍为同步触发器，所以CP=1期间，输入信号都对Q’起作用，若输入发生过变化，则CP下降沿时，Qn＋1取决于CP＝1期间信号的变化过程。 * 第4章 4.2 （1）在CP=1的全部时间里，输入信号都对主触发器起控制作用。 （2）在CP=1期间若输入信号发生过变化，必须考虑整个CP=1期间主触发器状态的变化过程才能确定从触发器的次态。 使用主从结构触发器注意： * （3）只有CP=1期间输入信号未发生过变化的条件下，用CP下降沿到达时输入的状态决定触发器的次态才是正确的。 （4）主从JK触发器存在一次变化问题。 使用主从结构触发器注意： * 5.2.4 边沿触发器 为了进一步增强触发器的抗干扰能力，提高工作的可靠性，希望触发器的次态仅仅取决于CP的上升沿或下降沿到来时刻输入信号的状态，而在此之前的或之后输入信号状态的任何变化对触发器的次态都没有影响。 这种触发器即为边沿触发器。 * 特点 触发器的次态仅仅取决于CP信号沿（上升沿或降沿）到达时刻输入信号的状态。CP信号沿之前和之后输入状态的变化对触发器的次态没有影响。 提高了可靠性，增强了抗干扰能力。 常用结构： 维持阻塞结构的边沿触发器； 利用CMOS传输门的边沿触发器； * 1. 维持阻塞结构D触发器 （自学） 上升沿触发 电路结构保证CP由低电平跳变为高电平后，无论D的状态如何改变，Q的状态只取决于CP上升沿D端的状态。 * 2. 利用CMOS传输门的边沿触发器 (1) 电路组成 4个传输门，4个反相器组成主、从FF。但其与TTL主从FF的动作特点完全不同。 TG 1、3分别为主从触发器的门控， D为输入。 * （2）工作原理 CP TG1 TG4 0 通 断 TG2 TG3 1 断 通 传输门工作状态表 * 当CP由0→1（上升沿）时，TG1、TG4由导通变为截止，TG2 、TG3由截止变为导通，主触发器FF1构成的触发器，将CP上升沿到来前一瞬间D的状态存储起来。 同时主、从触发器已连通，从触发器接收主触发器的状态，使输出为D。 * （3）逻辑符号 “”为表示边沿触发器，前面无‘。’表示上升沿触发，有‘。’表示下降沿触发。 上升沿触发 * （3）带有异步置位端的