Verilog课件状态机.pptVIP

硬件描述语言 同步状态机的原理、结构和设计 主要内容 状态机的结构 Mealy状态机和Moore状态机的不同点 如何用Verilog来描述可综合的状态机 什么是有限状态机？ 有限状态机是由寄存器组和组合逻辑构成的硬件时序电路； 状态机的结构 状态寄存器： 产生下一个状态的组合逻辑： 输出逻辑： 状态机的种类 按照输出逻辑又可以分为: Mealy状态机：时序逻辑的输出不仅取决于当前状态，还取决于输入。 Moore状态机：时序逻辑的输出只取决于当前状态。 Mealy状态机和Moore状态机 如何用Verilog来描述状态机 图形表示：状态、转移、条件和逻辑开关 定义模块名和输入输出端口； 定义输入、输出变量或寄存器； 定义时钟和复位信号； 定义状态变量和状态寄存器； 用时钟沿触发的always块表示状态转移过程； 在复位信号有效时给状态寄存器赋初始值； 描述状态的转换过程：符合条件，从一个状态到另外一个状态，否则留在原状态； 验证状态转移的正确性，必须完整和全面。 用可综合的Verilog模块设计状态机的典型方法 module fsm (Clock, Reset, A, K2, K1); input Clock, Reset, A; //定义时钟、复位和输入信号 output K2, K1; //定义输出控制信号的端口 reg K2, K1; //定义输出控制信号的寄存器 reg [1:0] state ;? //定义状态寄存器 parameter Idle = 2’b00, Start = 2’b01, Stop = 2’b10, Clear = 2’b11; //定义状态变量参数值 always @(posedge Clock) if (!Reset) begin //定义复位后的初始状态和输出值 state = Idle; K2=0; K1=0; end else case (state) Idle: begin if (A) begin state = Start; K1=0; end else state = Idle; end Start: begin if (!A) state = Stop; else state = Start; end Stop: begin //符合条件进入新状态，否则留在原状态 if (A) begin state = Clear; K2= 1; end else state = Stop; end Clear: begin if (!A) begin state = Idle; K2=0; K1=1; end else state = Clear; end endcase endmodule Sypify综合 Quartus综合 我们还可以用另一个 Verilog HDL模型来表示同一个有限状态， 见下例。（用可综合的Verilog模块设计用独热码表示状态的状态机） module fsm (Clock, Reset, A, K2, K1); input Clock, Reset, A; output K2, K1; reg K2, K1; reg [3:0] state ;? parameter Idle = 4’b1000, Start = 4’b0100, Stop = 4’b0010, Clear = 4’b0001; always @(posedg