计算机原理与设计习题课技术总结.ppt

* 假设各主要功能单元的操作时间为： 读存储器：10ns，写存储器：5ns ALU和加法器：10ns 寄存器堆（读/写）：5ns 而MUX、控制单元、PC、扩展器和传输线路没有延迟，若各类指令的执行次数占总数的比例为：20%取数、10%存数、50%ALU、15%分支、5%跳转，则下面实现方式中，哪个更快？快多少？ 每条指令在一个固定长度的时钟周期内完成； 每条指令在一个时钟周期内完成，但时钟周期是可以根据指令类型动态变化的。 * 解： 方式（1）： 时钟周期由最长指令来决定，应定load指令，为40ns； 一条load指令的执行时间：取指令10ns，读寄存器堆5ns，ALU计算地址10ns，读存储器10ns，写寄存器堆5ns，总的时间是40ns。 方式（2）： 时钟周期取各条指令所需时间，计算出平均时钟周期长度为： * 试比较单周期CPU与多周期CPU各自的优缺点。 单周期CPU用一个时钟周期执行一条指令，而确定时钟周期的时间长度时要考虑执行时间最长的指令，以此定出CPU的时钟频率，不管指令的复杂程度如何，单周期CPU都花费相同的时间去执行，这造成了时间上的浪费； 多周期CPU的中心思想是把一条指令的执行分成若干个小周期，根据每条指令的复杂程度使用不同的小周期去执行，这可以更有效利用时间，有利于流水线设计，但控制部件较单周期CPU的更复杂一些。 * 我们在叙述单周期CPU与多周期CPU的设计方法时使用了相同的测试程序并给出了测试结果，从而我们知道了两种CPU在执行相同的测试程序时所用的时间。假设多周期CPU的一个时钟周期是4ns，而单周期CPU的一个时钟周期比多周期CPU的5倍略短一些，比如19ns。试从执行时间上比较两种CPU执行测试程序时的性能。 * 解：测试程序中共执行32条指令，其中： CPI 5 4 3 2 指令数 1 15 2 4 * 用Verilog HDL设计图6.7的中断控制器电路。 参考代码 试书写Verilog HDL代码，以完全彻底的功能描述风格实现多周期CPU的设计并给出仿真波形。 参考书上190页后的代码 * 假设某台机器有4 级中断，其硬件排队优先次序为1234，中断处理优先次序为3124，要求： （1） 给出每级中断的中断屏蔽码（假设“1”表示允许，“0”表示禁止） （2） 假设在执行主程序时，1、2、3、4 级中断同时有请求，请画出CPU 执行程序的轨迹。 * 中断屏蔽位表 中断 级别 　　　　中断级屏蔽位 1级 2级 3级 4级 目态 1 1 1 1 第１级 0 0 1 0 第２级 1 0 1 0 第３级 0 0 0 0 第４级 1 1 1 0 * 用户 程序 中断 请求 中断处理程序 1 2 3 4 ①② ③④ 中断请求处理图 * 1 、什么是存储器的带宽？若存储器的数据总线宽度为16位，存储周期为100ns，则存储器的带宽是多少？ 答：存储器的带宽是指单位时间内存储器所能存取的最大信息量，通常以bps或Bps作为度量单位。数据总线宽度为16位，存储周期为100ns的存储器的带宽为： 16b/(100ns)=16b/(100*10-9s)=160Mbps 2、一个字长为32位的计算机，其存储容量为128KB，按字节编址和按字编址的寻址范围各是多少？ 答：128KB=2^17B，如果按字节编址，需要2^17个地址，则需要17位地址线，寻址范围为0~2^17-1；若按字编址，则每个字占一个地址，128KB是32K（2^15）个字，需要15根地址线，寻址范围为0~2^15-1。 * 3、一个64K×32位的存储器，按字节寻址，其地址线和数据线各是多少位？ 答：32位说明数据线为32位；64K=2^16，按照字节寻址，需要16+2=18位地址线。 4、用2K×4位的存储芯片构成一个具有14根地址线、8根数据线的存储器，试问： （1）该存储器的存储容量是多少KB？ （2）需要几片上述存储芯片？ 答：（1）数据线为8根，即按字节寻址；地址线为14根，即寻址空间大小为214，故存储容量为16KB。 （2）需要2K×4位的芯片数目为： （16K/2K）×（8/4）=8×2=16 。 * 5、假定某计算机的cache共16行，开始为空，块大小为1个字，采用直接映射方式。CPU执行某程序时，依次访问以下地址序列：2,3,11,16,21,13,64,48,19,11,3,22,4,27,6和11。 要求： （1）说明每次访问是命中或缺失，试计算访问上述地址序列的命