计算机系统结构chap5-2015-0513技术总结.ppt

The University of Adelaide, School of Computer Science * Chapter 2 — Instructions: Language of the Computer * A：n位2进制存储单元地址 * * 抖动现象：如果上层的存储器比程序所需要的空间小很多，那么，在层次结构的两层之间传输数据就会耗费更长的时间，这就是存储器层次结构的抖动现象。 * 表5-6在第三版P284 图5.17 ,第四版 P403 图C.11 * 表5－5见第三版 P281 图5.14，第四版 P401 图C.8 * * 即RDRAM * * 3. DRAM（存储器）与SRAM（Cache） DRAM：Dynamic Random Access Memory，即动态随机访问存储器，最为常见的系统内存。DRAM 只能将数据保持很短的时间。为了保持数据，DRAM使用电容存储，所以必须隔一段时间刷新（refresh）一次，如果存储单元没有被刷新，存储的信息就会丢失。 （关机就会丢失数据） SRAM： Static Random Access Memory，静态随机访问存储器，它是一种具有静止存取功能的内存，速度快，不需要刷新电路即能保存它内部存储的数据。但集成度低，功耗较大，相同的容量体积较大，而且价格较高，少量用于关键性系统以提高效率。 容量：4～8：1 存储周期：8～16:1 价格：1：8～16 5.6 主 存 年 份 芯片容量 行选通 (RAS) 最慢的 DRAM 最快的 DRAM 列 选 通 (CAS) 周期时间 1980 1983 1986 1989 1992 1995 64K 位 256K 位 1M 位 4M 位 16M 位 64M 位 180ns 150ns 120ns 100ns 80ns 65ns 150ns 120ns 100ns 80ns 60ns 50ns 75ns 50ns 25ns 20ns 15ns 10ns 250ns 220ns 190ns 165ns 120ns 90ns 4. Amdahl经验规则 为了保持系统平衡，存储容量和性能应随CPU速度的提高而线性增加。 5. 各代DRAM的典型时间参数: 5.6.2 提高主存性能的存储器组织结构 增加存储器的带宽 传统方法：靠增大存储器执行时延来换取 快速页模式： 用同步信号在不需要额外行访问时间的情况下，实现对行缓冲区的重复访问 同步DRAM（SDRAM） 在DRAM接口中增加一个时钟信号，使得重复的传输不会增加DRAM和存储器控制器之间的同步开销 双倍数据传输（DDR） 在DRAM的时钟脉冲的上升沿和下降沿都传送数据 5.6 主 存 5.6 主 存 2. 采用简单的多体交叉存储器 （共享地址线，分时使用数据线） 3. 独立存储体 ◆ 设置多个存储控制器，使多个体能独立操作， 以便能同时进行多个独立的访存。 ◆ 每个体有独立的地址线 甚至独立数据线 ◆ 非阻塞Cache(失效下失效)与多体结构 4. 减少存储体冲突 ◆ 体冲突： 两个请求要访问同一个体 ◆ 减少冲突：采用许多体 例如：NEC SX/3最多128个体 问题仍旧存在： 例： int x[256][512]; for (j=0;j512;j++) for (i=0;i256;i++) x[i][j]=2*x[i][j] 5.6 主 存 ◆ 解决体冲突的方法： ▲ 软件方法(编译器) 1.循环交换优化 例： int x[256][512]; for (i=0;i256;i++) for (j=0;j512;j++) x[i][j]=2*x[i][j] 5.6 主 存 ▲ 硬件方法 使体数为素数以减少体冲突机会。 一般取： 体号=地址 mod 体数 体内地址=地址 / 体数 当存储体数为素数，且为2的幂减1时，取 体号=地址 mod 体数 体内地址＝地址 mod 存储体中的字数(可以直接载取) 5.6 主 存 5. DRAM专用交叉结构 ◆ 三种方式 ▲ Nibble方式 每次访问时，除给出所需位外，还能给出其后3位。 ▲ Page方式 行选通(RAS)后，整个一行内容并行输出到缓冲器，随后可以SRAM速度随机访问其中的任意一位。 ▲ Static co