1998-K_9卷积码的Viterbi译码算法和其FPGA实现.pdf

第 16 卷　第 2 期 应 用 科 学 学 报 V o l. 16, N o. 2 1998 年 6 月 　　　　　JOU RN AL O F A P PL IED SC IEN CE S　　　　　　 J un e 1998 K = 9 卷积码的V iterb i 译码算法 及其 FPGA 实现 胡爱群　庞　康　苏　杰 ( 东南大学) 摘　要　探讨了CDM A 数字移动通信中的差错控制问题, 研究用约束度 K = 9 的卷积编码 和最大似然V iterb i 译码的差错控制方案. 在V iterb i 译码算法中, 提出了原位运算度量、保 存路径转移过程和循环存取幸存路径等方法, 能有效地减少存储量、降低功耗, 使得 K = 9 的V iterb i 译码算法可在以单片XC 40 10 F P GA 为主的器件上实现, 其性能指标符合 CD M A 数字移动通信 IS 95 标准要求. 文中给出了实测的算法性能, 讨论了F P GA 具体实现 问题. 关键词　数字移动通信　差错控制　V iterb i 译码　F P GA 实现 在数字移动通信中, 如何降低数据传输的误码率, 提高通信质量是一个很关键的问 题. 目前, 码分多址(CDM A ) 数字蜂窝移动个人通信网(PCN ) 因其潜在的优势成为国内 外广泛研究的热点. 在 PCN 中, IS 95 标准[ 1] 建议对信息传输的差错控制采用大约束 度(K = 9) 卷积编码和最大似然的V iterb i 译码方案, 而满足 IS 95 标准的V iterb i 译码 器至今没有面市. 为推动我国CDM A PCN 的发展, 研究实用的符合 IS 95 要求的 V iterb i 差错控制器迫在眉睫. 我们在成功地用单片数字信号处理器 TM S320C 50 实现 K = 7和 K = 9 的差错控制器后, 又研究用现场可编程门阵列(F P GA ) 来实现 K = 9 的差 错控制器的问题. 因为, 一旦用 研制成功, 就可进行低功耗超大规模电路集成( F P GA V L S I) , 制成高性能单片差错控制器, 应用于 PCN ; 另一方面, V L S I 方案具有高得多的处理 速率, 适用于更为广泛的数字通信场合. 针对 F P GA 设计的特点, 本文在不改变纠错性能的前提下提出了一系列的方法, 如 原位运算、保存转移、循环存取等, 旨在将存储器的容量减到最小, 将整体功耗降到最低. 文中还就具体设计的一些问题进行了讨论. 1　 译码算法 V iterb i 经典的V iterb i 算法根据最大似然译码原理, 在所有可能的路径中求取与接收序列最 ( ) 相似的一条 距离最小的一条 , 进行路径回溯获得判决输出, 该方法已被证明具有最佳纠 　　收稿 日期: 1996 06 29　修改稿收稿 日期: 1997 03 25 第一作者胡爱群: 副教授, 东南大学无线电系, 南京　2 10096 ( ) 　　 国家 863 计划课题 863 3 17 304 03 150 应 用 科 学 学 报 16 卷　 [2 ] 错译码性能 . 虽然后来有许多算法降低了复杂性、减少了运算量,