实验15A集成门电路.DOC

7、数字电路虚拟实验举例 实验15A 集成门电路 一、实验目的 1．熟悉集成门电路74LS00、74LS86的逻辑功能及测试方法。 2．初步了解门电路的应用。 二、实验器材 集成与非门7400、集成异或门7486（在EVAL库中； 时钟信号源（在SOURCE库中）。 三、实验内容及步骤 1．测与非门的逻辑功能 （1）从器件库中调出7400的一个与非门，在与非门的两个输入端各加一个时钟信号源，设置好输入输出节点名，如图15A.1所示。 （2）给时钟信号源设置参数：A输入端时钟信号源DSTM1的参数设置为OFFTIME =1us（即低电平时间为1?s），ONTIME=1us（即高电平时间为1?s ）。设置方法为：双击时钟信号源，屏幕上出现参数设置框，在OFFTIME栏中键入1us，在ONTIME栏中键入1us。 用同样的方法将B输入端时钟信号源DSTM2的参数设置为OFFTIME =0.5us，ONTIME=0.5us。 （3）选择瞬态分析。分析时间范围：0～5us，时间步长：0.01us。 （4）运行Pspice后，查看分析结果。在Probe窗口中，执行Trace/Add Trace命令，依次点选择B、A、L，即可看到输入输出波形如图15A.1所示。 图15A.1 与非门及输入输出波形 2．实现其他逻辑功能 （1）实现与门：按图15A.2绘制电路，时钟信号源参数设置同上。重复上述分析过程，查看分析结果如图15A.2所示。 图15A.2 与非门组成的与门 （2）实现或门：按图15A.3绘制电路，时钟信号源参数设置同上。重复上述分析过程，查看分析结果如图15A.3所示。 图15A.3 与非门组成的或门 3．用7400设计组合逻辑电路 用7400设计一个能实现真值表15A.3功能的组合逻辑电路。 表15A.3 真值表 输 入 输 出 A B C L 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1 用卡诺图写出该电路的最简与非表达式为： 用7400组成电路及分析结果如图15A.4所示。 4．测异或门的逻辑功能 （1）从器件库中调出7486的一个异或门，按照内容1“测与非门的逻辑功能”的步骤进行测试，测试结果如图15A.5所示。 图15A.4 实现真值表17A.3功能的组合逻辑电路及波形 （2）观察异或门对脉冲的控制作用。 ① 在异或门的A输入端加脉冲信号，将B输入端接高电平。高电平符号的取用方法为：执行Place/Groud命令，在SOURCE库中取“$D-HI”符号，放置方法同放置元器件。进行瞬态分析，察看输入输出波形如图15A.6所示。 图15A.5 异或门及输入输出波形 图15A.6 异或门对脉冲的控制作用 ② 在异或门的A输入端加脉冲信号，将B输入端接低电平。低电平符号的取用方法同上，在SOURCE库中取“$D-LO”符号。进行瞬态分析，察看输入输出波形。 四、实验报告 1．保存并打印出实验电路及各实验数据及波形图。 2．总结异或门对脉冲的控制作用。 五、思考题 1．TTL和CMOS电路多余输入端应如何处理? 2．各门的输出端是否可以连起来用，以实现“线与”？如果想实现“线与”应用什么门电路？ 实验16A 半加器与全加器 一、实验目的 1．验证半加器、全加器的逻辑功能。 2．学习集成全加器的测试方法及使用方法。 二、实验器材 集成与非门7400、集成异或门7486、集成加法器7482（在EVAL库中）； 时钟信号源（在SOURCE库中）。 三、实验内容及步骤 1．异或门和与非门组成的半加器 （1）从器件库中调出7400的两个与非门和7486的一个异或门组成半加器。在半加器两个输入端各加一个时钟信号源，设置好输入输出节点名，如图16A.1所示。 图16A.1 半加器电路 （2）给时钟信号源设置参数：A输入端时钟信号源DSTM1的参数设置为OFFTIME =1ms（即低电平时间为1ms），ONTIME=1ms（即高电平时间为1ms ）。设置方法为：双击时钟信号源，屏幕上出现参数设置框，在OFFTIME栏中键入1ms，在ONTIME栏中键入1ms。 用同样的方法将B输入端时钟信号源DSTM2的参数设置为OFFTIME =0.5ms，ONTIME=0.5ms 。 （3）选择瞬态分析。分析时间范围：0～5ms，时间步长：0.01ms。 （4）运行Pspice后，查看分析结果。在Probe窗口中，执行Trace/Add Trace命令，依次点选择B、A、S、C，即可看到输入输出波形如图16A.2所示。 图1