FPGA与DDR2SDRAM互联的信号完整性分析-计算机工程与应用.PDF

158 2011 ，47 （29 ） Computer Engineering and Applications 计算机工程与应用 FPGA 与DDR2 SDRAM 互联的信号完整性分析 吴长瑞，岑 凡，蔡惠智 WU Changrui ，CEN Fan ，CAI Huizhi 中国科学院 声学研究所，北京 100190 Institute of Acoustics ，Chinese Academy of Sciences ，Beijing 100190，China WU Changrui ，CEN Fan ，CAI Huizhi.Analysis of signal integrity for interconnection between FPGA and DDR2 SDRAM.Computer Engineering and Applications ，2011 ，47 （29 ）：158-160. Abstract ：This paper describes the problem of signal integrity between Virtex-5 and DDR2 SDRAM interconnection.It analyzes its signal integrity on different topologies interconnection through the method of simulation before PCB routing and after the completion of PCB routing.The result of test on prototype machine demonstrates that such theory is effective in the design of high-speed circuit. Key words ：signal integrity ；Input/Output Buffer Information Specification （IBIS ）model ；high-speed Printed Circuit Board （PCB ）design ；HyperLynx simulation 摘 要：论述了Virtex-5 和DDR2 SDRAM 在互联中的信号完整性问题，利用前仿和后仿的措施分析和验证了它们在不同互联拓 扑结构下的信号完整性。通过原型机的测试，验证了该理论在高速电路设计中的应用有效性。 关键词：信号完整性；输入输出缓冲器信息规范模型；高速印制电路板设计；HyperLynx 仿真 DOI ：10.3778/j.issn. 1002-8331.2011.29.045 文章编号：1002-8331（2011 ）29-0158-03 文献标识码：A 中图分类号：TN702 Virtex-5 是一款支持必威体育精装版一代高速存储器接口的FPGA。 2 Virtex-5 FPGA 和DDR2 SDRAM 互联拓扑结构 DDR2 SDRAM是一款采用源同步双数据速率技术的高速存储 设计采用一片Virtex-5 FPGA 互联4 片型号为MT47H128M16 器件，目前可以支持高达667 Mb/s 的数据传输速率。工作在如 的DDR2 SDRAM。每片DDR2 SDRAM包含16 bit 的数据线。 此高的时钟频率下，数据有效窗口迅速减小。如何在更小的数 4 片DDR2 SDRAM形成64 bit 的数据总线与Virtex-5 FPGA 互 据有效窗口下满足时序要求是设计者目前需要迫切解决的问 题。信号完整性是其中的关键影响因素之一。如果处理不当， 联。4 片DDR2 SDRAM共享地址线和控制命令线。数据线是 [1] 点对点连接方式，拓扑结构简单。地址线和控制命令线的连接 可能导致系统工作不稳定，甚至完全不工作 。本文着重从仿 真的角度分析系统设计以及板级设计中影响信号完整性的因