VLSI 实验步骤指导.pptVIP

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VLSI 实验步骤指导

实验安排 Appendix A: Cadence Tools A.1 Tools Contents A.2:Cadence Layout Edit (Virtuoso)工具介绍 C 用户名user01,user02 密码:root123456 G H I J K L M N O P Q R S T U V A.3: Layout edit Pcon polycon Ncon A.4: Diva and DRC,ERC A.4.1 设计规则 poly check contact check metal check via check A.4.2 运行diva A.4.3 在顶层单元标输入输出和电源,地 A.4.4 产生GDSII文件 Stream Out window A.5 Schematic edit b c d e f g h i j k A.6 LVS A.6.1 LVS结果文件 LVS结果文件 A.7 正常退出Cadence一 二 三 四 1 2 1 2 3 4 (a)Add instance VDD GND Symbol define Symbol 调用 Symbol 修改 Symbol 修改 Symbol 修改 修改后Symbol 产生网表文件 (1)cds.setup (2)LOGLVS (3)cir file(CDL) (4)con topcell (5)x (6)PDRACULA (7)/g file(LVS runset) (8)/f (9)(前台运行) (10) (后台运行) 两者择其一 1 2 * * 设计CMOS 反相器电路图、版图,做DRC,LVS验证 Layout Edit: Cadence(Virtuoso) Design Rules Check(DRC) Electrical Rules Check(ERC) Schematic Edit:Cadence[Composer(Schematic and symbol)] Layout Verification Schematic(LVS) 1.工具调用:双击桌面图标 双击 A B 双击 鼠标右键 分别 键入 cds.setup icfb 1 2 弹出上下两个窗口 关闭上窗口 Cadence主窗口 1 2 鼠标 左键 库管理窗口 创建一个 新库 键入库名 1 2 选择 1 2 选择 选择 选择 选择 选择 层的定义:nwell=1 active=3 nact=5 pact=6 poly=4 gate=2 contact=7 metal1=8 text 65 attach metal1 via=9 metal2=10 text 65 attach metal1 W/Ln=1/0.8 W/Ln=2/0.8 Diva:实时DRC DRC,ERC, LVS:Dracula(GDSII版图数据文件和runset规则文件. ;nwell check WIDTH nwell LT 4.0 OUTPUT a21 EXT nwell LT 5.0 OUTPUT aa41 ;active check WIDTH active LT 1.0 OUTPUT a31 EXT pact nact LT 1.8 OUTPUT a41 EXT nsub pact LT 1.8 OUTPUT b111 EXT pact LT 1.6 OUTPUT a51 EXT nact LT 1.6 OUTPUT a61 EXT nact nwell LT 3.5 OUTPUT a71 EXT psub nwell LT 1.0 OUTPUT a401 ENC pact nwell LT 3.3 OUTPUT a81 ENC nsub nwell LT 0.8 OUTPUT b21 WIDTH poly LT 0.8 OUTPUT a91 EXT poly LT 0.8 OUTPUT a101 ENC poly act LT 0.9 OUTPUT b31 ENC act poly LT 0.3 OUTPUT a121 EXT poly act LT 0.3 OUTPUT a111 WIDTH contact LT 0.8 OUTPUT a161 EXT contact LT 1.0 OUTPUT a171 EXT contac

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