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2017-06-22 发布于河南
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EAD verilog HDL 实验编程

1、设计一：用Verilog HDL 设计0~F轮换显示电路 module display1(reset,clk,a,b,c,d,e,f,g); input reset,clk; output reg a,b,c,d,e,f,g; reg[3:0] n; always @(posedge clk or negedge reset) begin if(!reset) n=0; else n=n+1; end always @(n) begin case(n) 4d0:{g,f,e,d,c,b,a}=7b1000000; //显示0 4d1: {g,f,e,d,c,b,a}=7b1111001; //显示1 4d2: {g,f,e,d,c,b,a}=7b0100100; //显示2 4d3: {g,f,e,d,c,b,a}=7b0110000; //显示3 4d4: {g,f,e,d,c,b,a}=7b0011001; //显示4 4d5: {g,f,e,d,c,b,a}=7b0010010; //显示5 4d6: {g,f,e,d,c,b,a}=7b0000010; //显示6 4d7: {g,f,e,d,c,b,a}=7b0000111; //显示7 4d8: {g,f,e,d,c,b,a}=7b0000000; //显示8 4d9: {g,f,e,d,c,b,a}=7b0010000; //显示9 4d10: {g,f,e,d,c,b,a}=7b0001000; //显示A 4d11: {g,f,e,d,c,b,a}=7b0000011; //显示B 4d12: {g,f,e,d,c,b,a}=7b1000110; //显示C 4d13: {g,f,e,d,c,b,a}=7b0100001; //显示D 4d14: {g,f,e,d,c,b,a}=7b0000110; //显示E 4d15: {g,f,e,d,c,b,a}=7b0001110; //显示F default: {g,f,e,d,c,b,a}=7b0000001; endcase end endmodule 2、设计二：用Verilog HDL 设计学号显示电路 module IDdisplay(qout,clk_50M,clk_1Hz,clear); input clk_50M,clear;output reg[55:0] qout;output reg clk_1Hz; reg[29:0] cnt;reg[49:0] n;reg[4:0] state,next_state; parameter S0=d0,S1=d1,S2=d2,S3=d3,S4=d4,S5=d5, S6=d6,S7=d7,S8=d8,S9=d9,S10=d10; always @(posedge clk_50M) //50M分频产生1Hz时钟 begin cnt=cnt+1; if(cnt=25_000_000) clk_1Hz=0; else if(cnt==50_000_000) cnt=0; else clk_1Hz=1; end always @(posedge clk_1Hz or posedge clear) begin if(clear) state=S0; //异步清0 else begin state=next_state;n=qout[49:0];end end always @(state) begin case(state) S0:begin qout=56b1000000_1000000_1000000_1000000_1000000_1000000_1000000_1000000_; next_state=S1;end //8位数码管都显示0,（gfedcba） S1:begin qout[55:7]=n;qout[6:0]=7b0001000; next_state=S2;end //数码管都显示A S2:begin qout[55:7]=n;qout[6:0]=7b0001100; next_state=S3;end //数码管都显示AP S3:begin qout[5