基于verilogHDL的密码锁.docVIP

原文地址：EDA?数码锁设计作者：叶承江 一、????????实验目的： 1、??训练从概念到产品的设计全过程； 2、??综合运用各种设计方法。 二、????????实验原理： ? ?????????????????????????图???密码锁输入输出示意图 ???????????????????? 图9-1为密码锁输入输出信号示意图。K0~K9数字键，按下其中一个键（Ki=1），代表输入一个对应i的BCD码；C1~C3为密码设置键，用拨位开关实现，密码为3位BCD码；按下SETUP键（SETUP=1）后系统正常工作；按下START键（START=1）后，系统等待从K0~K9输入的密码，依次输入三位密码后，按OPEN键（OPEN=1），若密码正确，输出一开锁信号（LOCK=1），同时绿色的LED1亮；若密码不正确，喇叭鸣叫（SPK=1），同时红色灯LED2点亮，系统处于报警状态。正确开锁后，并闭门，按下SETUP键，系统再次进入正常工作状态，LOCK=0，LED1熄灭；若系统处于报警状态，SETUP、START两键均失效，只有按下内部的I-SETUP键（I-SETUP=1）才可解除报警状态，即LED2熄灭，SPK=0，SETUP、START两键恢复作用。使用者若按错号码，可以在按下OPEN键之前按START键重新启动开锁程序。 ? 三、????????设计任务与要求： 1、?设计符合上述功能的密码锁控制电路； 2、?可以用各种设计方法； 3、?进行仿真； 4、?把设计下载到实验箱并验证。 四、????????实验报告要求： 1、?给出原理电路图或源程序； 生成的symbol符号： ? 顶层原理图设计：  底层模块的实现： 控制模块： module control(unlock,setup,start,open,clr_singal,open_singal); input setup,start,open,unlock; output clr_singal,open_singal; reg clear_flag,setup_en,start_en,open_en; ? always @(posedge setup or posedge unlock) begin 牋爄f(unlock)se 牋牋牋爏etup_en=0;e se 牋爀lse setup_en=1;et end ? always @(posedge start) begin 牋爄f(setup_en) start_en=1;po end ? ? assign clr_singal=startsetup_en; assign open_singal=openstart_en; endmodule ? 输入模块： module input_code(k,start,out1,out2,out3); input[9:0] k; input start; output[3:0] out1,out2,out3; reg in; ? reg[3:0] code,out1,out2,out3; reg[2:0] state;? always @(k)?? begin? ???????case(k) ???????10b00_0000_0001:begin code=4h0;in=1;end ???????10b00_0000_0010:begin code=4h1;in=1;end 牋牋牋?0b00_0000_0100:begin code=4h2;in=1;end;end 牋牋牋?0b00_0000_1000:begin code=4h3;in=1;end;end 牋牋牋?0b00_0001_0000:begin code=4h4;in=1;end;end 牋牋牋?0b00_0010_0000:begin code=4h5;in=1;end;end 牋牋牋?0b00_0100_0000:begin code=4h6;in=1;end;end 牋牋牋?0b00_1000_0000:begin code=4h7;in=1;end;end 牋牋牋?0b01_0000_0000:begin code=4h8;in=1;end;end 牋牋牋?0b10_0000_0000:begin code=4h9;in=1;end;end 牋牋牋燿efault:begin code=4ha;in=0;endin= 牋牋牋爀ndcase:beg end ? always @(posedge start or posedge in) begin 牋爄f(start)os 牋燽eginar 牋牋牋爏tate=0;edge 牋牋牋爋ut1=4hb;ge s 牋牋牋爋ut2=4hb;ge s