基于IEEE1801(UPF)的低功耗设计流程.docVIP

基于IEEE1801(UPF)标准的低功耗设计实现流程 摘要 目前除了时序和面积，功耗已经成为集成电路设计中日益关注的因素。当前有很多种降低功耗的方法，为了在设计实现流程中更加 有效的利用各种低功耗的设计方法，我们在最近一款芯片的设计实现以及验证流程中，使用了基于IEEE1801标准Unified Power Format（UPF）的完整技术，成功的完成了从RTL到GDSII的全部过程，并且芯片制造回来成功的完成了测试。本文就其中的设计实现部分进行了详 细探讨，重点介绍如何用UPF把我们的低功耗意图描述出来以及如何用Synopsys工具实现整个流程，希望给大家以启发。本文先介绍目前常用的低功耗设 计的一些方法特别是用power-gating的方法来控制静态功耗以及UPF的实现方法，然后阐述UPF在我们设计流程中的应用，并在介绍中引入了一些 我们的设计经验，最后给出我们的结论。 关键字：IEEE1801, UPF，低功耗, 电源关断，Power-Gating, Isolation, IC-Compiler 1. 简介 1.1 深亚微米设计面临的挑战 随着工艺特征尺寸的缩小以及复杂度的提高，IC设计面临了很多挑战：速度越来越高，面积不断增大，噪声现象更加严重等。其 中，功耗问题尤为突出，工艺进入130nm以下节点后，单位面积上的功耗密度急剧上升，已经达到封装、散热、以及底层设备所能支持的极限。随着工艺进一步 达到90nm以下，漏电流呈指数级增加（如图１所示），在某些65nm设计中，漏电流已经和动态电流一样大，曾经可以忽略的静态功耗成为功耗的主要部分。 功耗已成为继传统二维要素(速度、面积)之后的第三维要素。 图1: 静态功耗与工艺特征尺寸的关系 ? 另外，目前飞速发展的手持电子设备市场，为了增强自身产品的竞争力，也对低功耗提出了越来越高的要求；其次散热问题、可靠 性问题也要求IC的功耗越小越好；最后全球都在倡导绿色环保科技理念，保护环境，节约能源。这些都要求IC设计时必须采用低功耗技术，以有效应对这些挑 战。 1.2 目前低功耗设计常用的方法 如图２所示，影响功耗的因素有电压、漏电流、工作频率、有效电容等。可以通过降低工作电压、减少翻转负载以及降低电路翻转 率等来降低动态功耗；通过减少工作电压以及减少漏 图2: 影响功耗的因素 ? 电流来降低静态功耗。当前，业界采用了各种方法来降低芯片的动态功耗和静态功耗。如图3所示，传统的低功耗技术有时钟关断 （Clock-Gating），多域值电压库（Multi-threshold libraries）等；较新的技术有多电压（Multi-Voltage），电源关断（MTCMOS Power Gating），带状态保持功能的电源关断（Power Gating with State Retention），动态电压频率调整（Dynamic Voltage and Frequency Scaling），低电压待机（Low-Vdd Standby）等。 图3: 低功耗技术示例 ? 1.3 控制静态漏电的方法 1.3.1 电路优化（Gate-level Optimization） 在设计实现过程中，自动化的综合和布局布线工具可以根据电路的时序特征，来综合优化每条路径中用到的所有标准单元的时序， 面积以及功耗。根据负载将非关键路径中的标准单元切换到具有较小驱动能力的单元，由于输出电容减小，可以减小动态功耗；同时，由于标准单元MOS管和电容 变小，静态漏电流也同时减小。除了变化驱动能力之外，还可以通过优化电路中的逻辑单元、移动单元物理位置等方法来达到降低功耗的目的。 1.3.2 多域值电压库 (Multi-Threshold) 如图４所示，高域值电压的标准单元漏电流小但速度慢，低域值电压的标准单元则速度快但漏电流大。所以采用多域值电压库作为 设计实现的目标库，在设计中尽可能多地用高域值电压的标准单元，仅在关键路径上为了满足时序要求采用低域值电压的标准单元，这样就可以最大限度地减小标准 单元的漏电流，从而降低静态功耗。 图4: 漏电流、单元速度与阈值电压三者之间的关系 ? 1.3.3 电源关断 (Power-Gating) 芯片中某些模块在不工作时，可以关断其电源，在需要工作时，再将其电源导通，这就是电源关断技术。它可以使电源关断区域的 漏电流降至接近零，极大的减小芯片的静态功耗。现在电源关断的技术也很多，有片内关断、片外关断。顾名思义，片外关断就是在芯片外部通过切断电源来关断芯 片内部的某些模块。片内关断又分为精细关断(fine-grain)和粗糙关断(coarse-grain)，精细关断需要特别库的支持，可以实现每个标 准单元的精细关断；而粗糙关断只需要一些门控单元就可以实现对某些模块的电源或地的控制，如图