仲裁器电路设计汇总.docxVIP

仲裁器电路设计报告一、设计目的在异步电路设计或时钟同步电路中，常用到仲裁器电路，其作用是判断两个输入信号谁先到达。本设计将采用0.18um标准CMOS工艺，设计一个电源电压为1.8V的仲裁器电路，并进行必要的计算、仿真和分析。二、设计要求2.1 设计要求电源电压为1.8V，仲裁器电路如图1所示，需要实现在某一时刻只能有一个输出为高电平，该电路能够实现判断那个变为高电平的输出是由哪一个先变为高电平的输入信号决定的。图1仲裁器电路2.2 电路原理图2所示为电路初始状态，当图中的输入端IN1或者IN2中有一个信号由低电平变为高电平时，比如IN1优先于IN2由低电平变为高电平，那么如图3所示，与非门NAND1的输出就会由高电平变为低电平，然后经过P1/N1组成的反相器，输出OUT1便由低电平变为高电平，实现仲裁器的电路功能。同理可以得出若是IN2先由低电平变为高点平时，输出端OUT2也先变为高电平。图2仲裁器初始状态图3 输入变化时状态三、具体设计实现3.1 总体电路介绍仲裁器电路如图1所示，本设计采用TSMC0.18um工艺，在cadence环境下设计实现。仲裁器电路中涉及到的与非门电路如图4所示。图4与非门电路结构图3.2 电路参数计算本设计采用的是0.18um标准CMOS工艺，因为电路实际上实现的是一个数字逻辑功能，mos管在工作过程中都工作在开关状态，所以对尺寸的设置没有那么严格。根据工艺，对各个PMOS和NMOS的尺寸进行了估算，由于P管和N管多子迁移率的差异，设置晶体管的尺寸比例满足(W/L)p=2(W/L)n；同时保证晶体管的响应速度，选择了较小的沟道长度，设置Lp=Ln=0.9um。P管的Width设置为5.4um，N管的Width设置为2.7um。具体的各晶体管尺寸如表1所示。表1 各晶体管尺寸SIZENAND1/NAND2P1/P2N1/N2PMOSNMOSPMOSNMOSWidth(um)5.42.75.42.7Length(um)0.90.90.90.9晶体管尺寸设置完成后，对仲裁器电路进行了仿真。同时采用了cadence和Hspice仿真。Cadence的仿真就是直接在IN1/IN2两端加上一个PWL波电源，然后看输出端的变化，检查电路功能；Hspice的仿真设置相同，具体网表如下：3.3 具体Hspice仿真网表.title test_simu.options probe* netlist*.inc ./test_simu.spX1 IN1 IN2 AVDD OUT1 AVSS OUT2 TEST_SIMU $netlist of circuit* model *.lib D:\hspice\180nmCMOS\ms018_v1p4.lib tt$ path of lib typical model* parameters *vavddavdd 0 1.8 $ supply voltagevavssavss 0 0 $ groundvin2 in2 0 pwl(0 0, 10u 0, 10.1u 1.8, 25u 1.8)$ input voltagevin1 in1 0 pwl(0 0, 15u 0, 15.1u 1.8, 25u 1.8)$ input voltage* load *cout1 out1 0 10fcout2 out2 0 10f* sim *.temp 25.op.tran 10n 25u.probe v(in1) v(in2) v(out1) v(out2).END3.4 仿真结果图5所示为在TypicalCorner下的仿真结果，从仿真结果中可以看出，在IN1端添加了pwl信号，该信号在10uS时IN1由低电平变为高电平，优先于IN2发生了电平变化，而在输出端可以看到对应的OUT1产生了阶跃信号。图6所示为当IN2优先于IN1发生由低电平变为高电平的电平变化时，输出端的电平变化，如我们所期望的那样，OUT2产生了阶跃信号。可以从一下的仿真结果中得出，本报告涉及的仲裁电路的功能是达到要求的，即在某一时刻只有一个输出为高电平，并能判断那个变为高电平的输出是由哪一个先变为高电平的输入信号决定的。图5 仿真结果（IN1优先变为高电平）图6仿真结果（IN2优先变为高电平）四、设计心得经过本次报告的设计，不仅对仲裁器电路设计有一个完整的学习和研究，更重要的是对模拟IC设计形成了一套整体的设计思路，对模拟IC设计的理论也有了更深层次的理解。此外，对于EDA工具，如Cadence、Hspice、Scope等都得到了进一步的熟悉和运用。