09教案7(时序逻辑电路).pptVIP

计算机结构与逻辑设计 吴健雄学院09级 错误情况 对S、R功能不清楚，有的弄反了，甚至有人将S、R作用时的输出都画成1； 对时钟触发特性不清楚,状态随D信号变化 每个时钟周期一个状态 有的将时钟的触发边沿弄反了； 最多的错误是在S、R 作用以后，时钟作用沿到来之前的状态画得不对，此时对于SR触发器是保持，对于D触发器，则时钟的触发研还未到达，故应保持； 在S=R=0（保持）期间，没有时钟信号的有效边沿作用，状态就不改变,如依照D的变化而变化，是原则性错误。 有人只画了最后的波形——无时间参照。 复习触发器的概念 任何门电路都有延迟，因而都有存储器能力，但存储的时间极短（只是门的延迟时间，而且是由电路自身确定的），在一般情况下认为没有存储能力。 基本存储单元是一个正反馈环路，有存储能力，但触发不方便。 基本触发器的特点——触发信号一有变化，状态立刻跟着变化——用于需要获取某信号变化时刻的场合，可做开关消抖电路。缺点：状态不能受控于某个要求的时刻变化。 D锁存器的缺点——C=1期间透明，每个时钟周期状态可能会出现多次变化（干扰——空翻）（功能——竞态现象） 主从触发器解决了空翻的问题（每个时钟周期只翻一次，无竞态），缺点主触发器在CP=1期间仍然开门，能接受输入信号，易受干扰。解决竞态的第二个途径，——缩短开门时间。方法——利用逻辑竞争原理 触发器的功能 前面所讲是触发器的触发方式，在逻辑符号上体现，关系到触发器输出与激励信号之间的时间关系，目的是解决触发时间的控制与竞态问题 触发器的功能是指触发器的输出与激励信号之间的逻辑关系，目的是解决基本触发器的功能缺陷（有同态问题） 已学过的有置0置1（SR）触发器、数据（延迟）触发器（D触发器），还有可控翻转(TE)触发器、翻转（T)触发器和多功能（JK）触发器，用功能表加以区别。 门电路靠什么实现高、低电平？ 门电路靠什么实现高、低电平？ 缺点 既要能线与又要保持电路的特点 一，复习题（思考题） 时序逻辑电路与组合电路的区别 电路结构 行为特征 P.402,题3.21 哪些是组合电路 哪些是存储器 什么是外输出?内输出? 外输入?内输入? 输出方程? 激励方程? 状态方程? 时序逻辑电路的描述方法有哪些?其核心是什么? 怎样理解状态？ 状态就是在一组输入信号作用后（不是作用时），新输入信号未作用时，电路的自身的行为表现 状态就是电路所记忆住的东西 状态表现为由各触发器状态按一定顺序排列成的一组代码 组合电路无所谓状态 最简单的存储器件是什么?其存储作用体现在何处? 时序逻辑电路的分析方法 P.402,题3.21 同步时序电路中，通常是每个时钟周期一个状态，由电路的当前输入和当前的状态确定下一个周期的状态。 输出指的是电路的当前输出，而不是下一个周期的输出 另一种分析方法 不用状态真值卡诺图而用状态转换真值表 不用状态图而用状态表 移位寄存器的特征是什么？ 阅读MSI器件功能表要注意什么问题？ 控制端—— 功能 有效电平 与时钟同步否？ 优先关系 读功能表的方法—— 先从最特殊的行读起 移位寄存器的语言描述 移位寄存器的级联方法的要点是什么？ 试列举移位寄存器的应用 新的思路 自学内容 自学范围—— 第三章 § 3.4.3~ § 3.8 重点: § 3.4, § 3.5 , § 3.7 自学内容(思考题) § 3.4.3 为什么说计数器的特点是一个“环”? 对计数器的4个定语如何理解? 集成计数器的集联有哪些方法?计数器的进位信号为什么在计至最大数(例如9或15）时产生?这与逢10进一或逢16进一有无矛盾？ 综述集成计数器的功能和应用　 § 3.6, § 3.7, 何谓状态等价？何谓状态编码？ 用中规模集成电路设计时序逻辑电路的思路？ § 3.8, CPLD有哪些优点?怎样理解CPLD的灵活性? 参考练习题 基本题 3.42～3.50; 3.52～3.71 扩展题 351，372，373 P.409 3.41 P.402 3.29 Qn A 0 1 0 1 1 1 Qn+1 Qn A 0 1 0 1 1 1 Zn Qn A 0 1 0 1 Qn+1 ，Zn 1， 0， 0， 1， 0 1