七段数码显示译码器设计.docVIP

一、七段数码显示译码器设计 (1) 实验目的：学习7段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法。 (2) 实验原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例6-18作为7段译码器，输出信号LED7S的7位分别接如图6-18数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，例6-18中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为 ... (7 DOWNTO 0) 。 (3) 实验内容1：说明例6-18中各语句的含义，以及该例的整体功能。在QuartusII上对该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。 提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图6-17所示。 【例6-18】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DECL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN 0000 = LED7S = 0111111 ; WHEN 0001 = LED7S = 0000110 ; WHEN 0010 = LED7S = 1011011 ; WHEN 0011 = LED7S = 1001111 ; WHEN 0100 = LED7S = 1100110 ; WHEN 0101 = LED7S = 1101101 ; WHEN 0110 = LED7S = 1111101 ; WHEN 0111 = LED7S = 0000111 ; WHEN 1000 = LED7S = 1111111 ; WHEN 1001 = LED7S = 1101111 ; WHEN 1010 = LED7S = 1110111 ; WHEN 1011 = LED7S = 1111100 ; WHEN 1100 = LED7S = 0111001 ; WHEN 1101 = LED7S = 1011110 ; WHEN 1110 = LED7S = 1111001 ; WHEN 1111 = LED7S = 1110001 ; WHEN OTHERS = NULL ; END CASE ; END PROCESS ; END ; (4) 实验内容2：引脚锁定及硬件测试。建议选GW48系统的实验电路模式6（参考附录图6），用数码8显示译码输出(PIO46-PIO40)，键8、键7、键6和键5四位控制输入，硬件验证译码器的工作性能。 (5) 实验内容3：用第4章介绍的例化语句，按图6-19的方式连接成顶层设计电路（用VHDL表述），图中的CNT4B是一个4位二进制加法计数器，可以由例4-22修改获得；模块DECL7S即为例6-18实体元件，重复以上实验过程。注意图6-20中的tmp是4位总线，led是7位总线。对于引脚锁定和实验，建议选电路模式6，用数码8显示译码输出，用键3作为时钟输入(每按2次键为1个时钟脉冲)，或直接接时钟信号clock0。 (8) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和实验过程；设计程序、程序分析报告、仿真波形图及其分析报告。 二、 八位数码扫描显示电路设计 (1) 实验目的：学习硬件扫描显示电路的设计。 (2) 实验原理：图6-20所示的是8位数码扫描显示电路，其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低