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第二章 单片机IO口
2-1-4 I/O端口结构 单片机总共有P0、P1、P2、P3四个8位双向输入输出I/O端口 对单片机的控制,其实就是对I/O口的控制,无论单片机对外界进行何种控制,亦或接受外部的控制,都是通过I/O口进行的。 一、P0口的结构 1、P0口作为普通I/O口 P0口必须接上拉电阻; 在读信号之前数据之前,先要向相应的锁存器做写1操作的I/O口称为准双向口; 三态输入缓冲器的作用: (ANL P0,A) 2、P0作为地址/数据总线 二、P2的内部结构 ②P3的内部结构 综上所述:当P0作为I/O口使用时,特别是作为输出时,输出级属于开漏电路,必须外接上拉电阻才会有高电平输出;如果作为输入,必须先向相应的锁存器写“1”,才不会影响输入电平。 当CPU内部控制信号为“1”时,P0口作为地址/数据总线使用,这时,P0口就无法再作为I/O口使用了。 P1、P2 和P3 口为准双向口, 在内部差别不大, 但使用功能有所不同。 P1口是用户专用 8 位准双向I/O口, 具有通用输入/输出功能, 每一位都能独立地设定为输入或输出。当有输出方式变为输入方式时, 该位的锁存器必须写入“1”, 然后才能进入输入操作。 P2口是 8 位准双向I/O口。外接I/O设备时, 可作为扩展系统的地址总线, 输出高8位地址, 与P0 口一起组成 16 位地址总线。 对于 8031 而言, P2 口一般只作为地址总线使用, 而不作为I/O线直接与外部设备相连。 * * MCS-51单片机的并行端口结构 51系列单片机有4个I/O端口,每个端口都是8位准双向口,共占32根引脚。每个端口都包括一个锁存器(即专用寄存器P0~P3)、一个输出驱动器和输入缓冲器。通常把4个端口笼统地表示为P0~P3。 在无片外扩展存储器的系统中,这4个端口的每一位都可以作为准双向通用I/O端口使用。在具有片外扩展存储器的系统中,P2口作为高8位地址线,P0口分时作为低8位地址线和双向数据总线。 51单片机4个I/O端口线路设计的非常巧妙,学习I/O端口逻辑电路,不但有利于正确合理地使用端口,而且会给设计单片机外围逻辑电路有所启发。 下图为P0口的某位P0.n(n=0~7)结构图,它由一个 输出锁存器、两个三态输入缓冲器和输出驱动电路 及控制电路组成。从图中可以看出,P0口既可以作 为I/O用,也可以作为地址/数据线用。 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 D Q CL Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 ①输出时 CPU发出控制电平“0”封锁“与”门,将输出上拉场效 应管T1截止,同时使多路开关MUX把锁存器与输出驱动场效应管T2栅极接通。输出数据时,内部数据加载在锁存器D端,当CL端的写脉冲出现后,与内部总线相连的D端数据取反后出现在Q端,经场效应管T2反相后出现在P0的引脚上。由于输出驱动级是漏极开路电路,若驱动NMOS或其它拉流负载时,需要外接上拉电阻。一般阻值为5-10K,P0的输出级可驱动8个LSTTL负载。 ② 输入时----分读引脚或读锁存器 读引脚:由传送指令(MOV)实现; 下面一个缓冲器用于读端口引脚数据,当执行一条由端口输入的指令时,读脉冲把该三态缓冲器打开,这样端口引脚上的数据经过缓冲器读入到内部总线。 D Q CL Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 ② 输入时----分读引脚或读锁存器 读锁存器:有些指令 如:ANL P0,A称为“读-改-写” 指令,需要读锁存器。 上面一个缓冲器用于读端口锁存器数据。 **原因:如果此时该端口的负载恰是一个晶体管基极,且原端口输出值为1,那么导通了的PN结会把端口引脚高电平拉低;若此时直接读端口引脚信号,将会把原输出的“1”电平误读为“0”电平。现采用读输出锁存器代替读引脚,图中,上面的三态缓冲器就为读锁存器Q端信号而设,读输出锁存器可避免上述可能发生的错误。** D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2 P0口引脚 D Q CLK Q MUX P0.n 读锁存器 内部总线 写锁存器 读引脚 地址/数据 控制 VCC T1 T2
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