SystemVerilog及Verilog描述状态机_FSM_之比较.pdfVIP

2008 年 5 月 西 　安 　邮　电　学 　院　学 　报 May 2008 第 13 卷 第 3 期 　　 J OU RNAL OF XI’AN UN IV ERSI T Y OF POST AND TEL ECOMMUN ICA TION S Vol13 No 3 ( ) Syst emVerilog 与 Verilog 描述状态机 F SM 之比较 杨厚一 ,徐东明 (西安邮电学院 电子与信息工程系 ,陕西 西安 　7 10 12 1) 摘要 : 由于状态机不仅是一种电路的描述工具 ,而且也是一种思想方法 , 因而在电路设计的系统级和 R TL 级有着 广泛的应用 。如何编写出高质量 、易维护和可复用的 R TL 级代码 ,这既对硬件工程师提出了新的挑战 ,又对硬件 描述语言的抽象层次 、语义及语法也提出了更高的要求 。本文详细描述了如何使用新的 SystemVerilog 来构建 FSM 的寄存器传输级( R TL) 编码技术 ,并且将现存有效的 R TL 编码风格与新的增强的 SystemVerilog 编码风格进 行比较 , 以显示 SystemVerilog 在构建 FSM 中的优势 。 ( ) ( ) ( ) 关键词 :SystemVerilog ;Verilog ;状态机 FSM ;寄存器传输级 R TL ;编码风格 Coding Style 中图分类号 : TP332 . 1 　　　　　文献标识码 :A 　　　　　文章编号 :1007 - 3264 (2008) 03 - 0 106 - 05 错误情况的发生 。本文首先介绍了状态机的一些基 引言 本概念 ,然后讨论了状态机的编码风格 ,最后重点比 较 SystemVerilog 与 Verilog 描述有限状态机 的异 随着 芯片制造 工 艺 的迅猛 发展 , 片上 系统 同。 ( SOC) 已经成为当今集成电路设计的主流 。在系统 芯片的设计流程中 ,像系统定义 、软硬件划分 ,设计 1 　状态机的基本概念 实现等 ,集成电路设计界一直在考虑如何满足 SOC 的设计要求 ,一直在寻找一种能同时实现较高层次 状态机是由组合逻辑和时序逻辑构成的时序 的软件和硬件描述的系统级设计语言 。正是在这种 机 ,特别适合描述那些发生有先后顺序 ,或者有逻辑 情况下 , 由 Accellera 标准组织在 Verilog 的基础上 规律的事件 。而且状态机的 HDL 的编码风格较规 进行扩展从而形成 了 SystemVerilog 。SystemVer 范 。因此 ,在数字 电路的设计中有着广泛的应用 。 ( ) ilog 是一种硬件描述和验证语言 HDVL , 它基于 下面介绍状态机的一些主要概念 。 ( ) IEEE 1364 - 200 1 Verilog 硬件描述语言 HDL ,并 状态机的基本要素有 3 个 ,它们分别是 :状态 、 对其进行了根本性的修改 ,包括扩充了 C 语言数据 输出和输