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PCB板上的导线具有电阻、电容和电感等电气特性。当导线的阻抗与导线两端外接负载不匹配时会导致信号产生反射现象，从而引起信号完整性（SI）问题。一般来说，减少SI 问题的常用方法是在传输线上增加端接元件，这称之为终端匹配技术。本文介绍了常用的几种终端匹配技术：包括并行连接的终端匹配、串行连接的终端匹配、戴维南终端匹配、AC 终端匹配和基于二极管的终端匹配。8 d- {??d$ a: g5 _) Y1 W* U# e$ F N+ }4 y1 J# _8 p( B5 w8 S关键词? ? 信号完整性??电路设计??终端匹配技术- F+ V) U( _4 i- I5 D9 N2 C m1 q( g9 p4 r? ? 随着数字电路时钟速度的提高，信号完整性（SI）已成为越来越关心的问题。当电路中信号能以要求的时序、持续时间和电压幅度到达负载IC 时，该电路就有很好的信号完整性。当信号不能正常响应时，就出现了信号完整性问题。象误触发、阻尼振荡、过冲、欠冲等信号完整性问题会造成时钟间歇振荡和数据出错。在实际的PCB 板上的导线具有电阻、电容和电感等电气特性，驱动器的输出阻抗通常小于PCB 互联信号线的特征阻抗，而PCB 互联信号线的特征阻抗一般来说也小于接收器的输入阻抗。这种阻抗的不连续性就会导致设计系统中信号反射的出现。在高速数字电路设计中，PCB 板线路上的电容和电感会使导线等效于一条传输线。传输线上的阻抗会使信号达不到规定的电压幅度，线路阻抗与外接负载不匹配会产生信号反射现象，这些都会引起信号完整性问题。! S2 j4 e% @, n- W? ? 一般来说减少信号完整性问题的常用方法是在传输线上增加端接元件。端接元件是一些无源元件，如电阻和电容。终端匹配技术就是利用这些元件在传输线和负载间实现阻抗匹配从而防止SI 问题。电阻可以用来匹配传输线阻抗与接收器的阻抗，而电容则可以用来限制电压的变化从而削弱阻尼信号的能量。最常见的无源终端匹配技术包括并行连接的终端匹配技术、戴维南终端匹配技术、串行连接的终端匹配技术以及AC 终端匹配技术等。了解不同的终端匹配技术各自的优、缺点有助于选择适合的终端匹配技术用于PCB 板设计以控制SI问题。以下就对这几种终端匹配技术进行一个简单的介绍。# p( j1 ]# |1 X( D2 l0 _1并连终端匹配- Q??R2 N9 J+ x) l? ? 并联终端匹配是最简单的阻抗匹配技术, 通过一个电阻R 将传输线的末端（可能是开路，也可能是负载）接到地或者接到VCC 上（见图1）。电阻R 的值必须同传输线的特征阻抗Z0 匹配，以消除信号的反射。如果R 同传输线的特征阻抗Z0 匹配，那么匹配电阻将吸收造成信号反射的能量，而不管匹配电压的值。在数字电路的设计中，返回通路上吸收的电流通常都大于电源上提供的电流。将终端匹配到VCC 可以提高驱动器的能力，而将终端匹配到地则可以提高地上的吸收能力。所以，对于50%占空比的信号而言，将终端匹配到VCC 要优于将终端匹配到地。 N \. I9 y0 W) q5 ^* y% i/ U8 Y) T- R+ `* _3 Y; x6 v1 X t 2009-12-21 10:32 上传 下载附件 (8.55 KB) 8 c! H- V4 X% M; M3 l T! L1 ~6 k1 g- c3 m4 e( Z0 y* R k k? 图1 并联终端匹配技术 s2 M1 m7 f b5 Y8 z, f p- O ` t+ Y. ^??M0 q7 Z? ? 并联终端匹配的优势是这种类型的终端匹配方式仅需要一个额外的元器件。这种技术的缺点在于终端匹配电阻会带来直流功耗，匹配电阻的值通常为50Ω 到150Ω ，所以在逻辑高和逻辑低状态下都会有恒定的直流电流从驱动器流入驱动器的直流负载中。另外并联终端匹配也会降低信号的高输出电平。将TTL 输出终端匹配到地会降低VOH 的电平值，从而降低接收器输入端的抗噪声能力。0 }7 V0 x% y7 d9 C q6 t2 戴维南终端匹配技术- C4 H9 v, q) M? ? 戴维南终端匹配技术也叫做双终端匹配技术，它采用两个电阻R1 和R2 来实现终端匹配（见图2）。根据戴维南终端匹配设计规则，戴维南电压VTH=VR2 必须确保驱动器的IOH和IOL 电流在驱动器的性能指标范围以内。R1 通过从VCC 向负载注入电流来帮助驱动器更容易到达逻辑高状态；R2 帮助通过向地吸收电流来将驱动器下拉到逻辑低状态。当R1 和R2 的并联同信号线的特征阻抗Z0 匹配时可以加强驱动器的扇出能力，并且减小由于信号占空比的变化导致的功耗的改变。7 K1 o. o) j# ?+ x u: m0 a3 P- P ~7 n l O: F