阻塞和非阻塞区别.docVIP

a=1; b=1; c=1; d=1; #40 a=0; b=0; c=0; d=0; // -- end #100 $stop; module sum(y,a,b,c,d); input a,b,c,d; output y; reg y; reg temp1=1; reg temp2=1; always @(a,b,c,d) begin temp1=ab; temp2=cd; y=temp1temp2; end endmodule module sum(y,a,b,c,d); input a,b,c,d; output y; reg y; reg temp1=1; reg temp2=1; always @(a,b,c,d) begin temp1=ab; temp2=cd; y=temp1temp2; end endmodule 在1非阻塞赋值中将temp1和temp2加入到敏感列表 原则： 　　#1： 当为时序逻辑建模，使用“非阻塞赋值”。 　　#2： 当为锁存器(latch)建模，使用“非阻塞赋值”。 　　#3： 当用always块为组合逻辑建模，使用“阻塞赋值” 　　#4： 当在同一个always块里面既为组合逻辑又为时序逻辑建模，使用“非阻塞赋值”。 　　#5： 不要在同一个always块里面混合使用“阻塞赋值”和“非阻塞赋值”。 　　#6： 不要在两个或两个以上always块里面对同一个变量进行赋值。 　　#7： 使用$strobe以显示已被“非阻塞赋值”的值。 　　#8： 不要使用#0延迟的赋值 最好按照这些原则去做，以免综合出的电路不合要求。例如：always@(posedge clk)begin??? a=a+1;??? b=a-c;endalways@(posedge clk)begin??? c=a;endendmodule?b的结果为2。因为b取a赋值后的值，但取c赋值之前的值。打开Tool-Netlist Viewer-RTL Viever查看综合出的电路如图：实际上a、b、c触发器的赋值仍然是同时进行的，只不过b会与a同时赋a+1的值。如改为非阻塞语句：always@(posedge clk)begin??? a=a+1;??? b=a-c;endalways@(posedge clk)?begin??? c=a;endendmodule?结果b=1，则综合出电路如下：区别仅在于b赋a而上面是b赋a+1。如果是组合逻辑中的阻塞语句：always@(posedge clk)begin??? a=a+1;endalways@(a)begin??? b=a+3;??? c=b+7;end则综合结束如下：b、c全由组合逻辑电路实现。若使用非阻塞语句：always@(posedge clk)begin??? a=a+1;endalways@(a)?begin??? b=a+3;??? c=b+7;end则综合出的电路和上面一样。因此似乎在组合逻辑中使用非阻塞语句没有意义。因此一般的在组合逻辑中就直接使用阻塞语句。