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2017-06-07 发布于浙江
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fpga计数器等源程序.pdf

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fpga计数器等源程序

分频器源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt is port(clk : in std_logic; --1MHz 输入 freq1 : out std_logic; --1Hz 输出 freq488 : out std_logic; --488Hz 输出 freq1953 : out std_logic; --1953Hz 输出 freq7812 : out std_logic; --7812Hz 输出 freq31250: out std_logic; --31250Hz 输出 freq125k : out std_logic; --125KHz 输出 freq500k : out std_logic ); --500KHz 输出 end cnt; architecture behv of cnt is signal temp: std_logic_vector(19 downto 0); begin process(clk) begin if clkevent and clk =1 then if temp=11110100001000111111 then temp=00000000000000000000; else temp=temp+1; end if; end if; end process; freq1=temp(19); freq488=temp(10); freq1953=temp(8); freq7812=temp(6); freq31250=temp(4); freq125k=temp(2); freq500k=temp(0); end behv; 有时钟使能的十进制计数器的源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT (CLK:IN STD_LOGIC; --计数时钟信号 CLR:IN STD_LOGIC; --清零信号 ENA:IN STD_LOGIC; --计数使能信号 CQ :OUT INTEGER RANGE 0 TO 15; --4位计数结果输出 CARRY_OUT:OUT STD_LOGIC); --计数进位 END CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI :INTEGER RANGE 0 TO 15; BEGIN PROCESS(CLK,CLR,ENA) IS BEGIN IF CLR= 1 THEN CQI= 0; 计数器异步清零 ELSIF CLKEVENT AND CLK= 1 THEN IF ENA= 1 THEN IF CQI=10 THEN cqi=1; ELSE CQI=cqi+1;END IF; 等于9，则计数器清零 END IF; END IF; END PROCESS; PROCESS (CQI) IS BEGIN IF CQI=10 THEN CARRY_OUT= 1; 进位输出