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基于布通率的FPGA装箱算法
第 19 卷 第 1 期 计算机辅助设计与图形学学报 Vol 19 , No1 2007 年 1 月 JOURNAL OF COMPU TERAIDED DESIGN COMPU TER GRAPHICS Jan , 2007 基于布通率的 FPGA 装箱算法 胡 云 王伶俐 唐璞山 童家榕 ( 复旦大学专用集成电路与系统国家重点实验室 上海 201203) (042021079 @fudaneducn) 摘 要 提出一种基于 FPGA 布通率的装箱算法 选择连接因子最小的节点作为种子节点 ;采用基于布通率的启发 ( ) ( ) 式函数来选择最合适的逻辑单元 L E 装箱到可配置逻辑单元 CLB 内部 可以同时减少装箱后 CLB 之间的线网数 和 CLB 引脚的外部使用率 ,从而减少布线所需的通道数 该算法和已有算法相比较 ,线网数和布线通道数都减少约 30 % 算法的时间复杂度仍然是线性的 关键词 现场可编程逻辑门阵列 ;布通率 ;装箱 中图法分类号 TP391 A Routability Driven Packing Algorithm for FPGA Hu Yun Wang Lingli Tang Pushang Tong Jiarong ( A S IC System State Key L aboratory , Fudan U niversity , S hanghai 201203) Abstract In this paper , a packing algorithm based on routability is proposed This method begins with selecting logic element (L E) with minimum connectivity factor as the seed of the packing , and then uses a heuristic function based on routabilitydriven to obtain the most appropriate L E to pack into the configurable logic block (CLB) The number of the used pins of the CLB and the interCLB wires can be reduced simul taneously Both number of nets and routing tracks have been improved about 30 % when compared with pre vious algorithms The time complexit y of this algorithm is still linear Key words FPGA ; routability driven ; packing ( ) 现场可编程逻辑门阵列 FPGA 作为一种可编程 的布线资源 的芯片, 由于它可以快速地实现特定功能并具有开发 FPGA 的主要设计流程包括逻辑优化、工艺映 周期较短的优点 ,使其在市场上赢得了重要的商业地 射、装箱、布局和布线 ,其中布局和布线是最耗时间
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