实验八、顶层为VHDL的秒表 设计.pptVIP

实验八、顶层为VHDL的秒表设计 一.实验内容 了解顶层为VHDL的项目的设计方法 了解IP核中COUNTER的调用与参数设置 了解IP核中DCM的调用与参数设置 秒表设计说明 设计实现 时序仿真 二.打开test_8中的YDWATCH项目，这一个未完成的秒表设计，由Source Project子窗口的stopwatch-inside可以看出，stopwatch-inside为设计的顶层VHDL。 1）IP核中COUNTER的调用与参数设置 （1）在Project Navigator界面，选菜单Project?New Source。 （2）选IP(CoreGen Architecture Wizard) 。 （3）文件名输入tenths。点击“下一步”。 （4）在Select Core Type窗口，展开Basic Elements，展开Counters，选中Binary Counters。如下图 （5）点击“下一步”及“完成”。 （6）在弹出的Binary Counter窗口如图8－1输入： Component Name: tenths(模块名)。 Output Width: 4(定义输出总线的宽度)。 Step Value : 1。 Restric Count: 选中。 Final Count Value: 1。 Count Mode: Up(定义计数方式为加法)。 选“下一步”。 继续在对话框图8－2内输入参数 七、用ModelSim进行时序仿真 * * 图8-1 图8-2 ?Asynchronous Settings: 选中 Init。(当有驱动时异步给寄存器输出设置用户定义的初始状态Asynchronous initializeforces the registered output to user defined state when driven)。 ? Clock Enable: CE选中。 选“下一步”。 继续在对话框图8－3内输入参数。 ?Threshold Options:选中Synchronous Threshold Output。 点击“完成”。 检查模块端口是否与图8－3（AINIT、CE、Q Q_THRESH0、CLK）一致。 tenths模块建成并自动加入到项目库中。 图8-3 2）tenths核用VHDL描述 在Source Project子窗口双击stopwatch-inside，在ISE文本编辑窗口显 示stopwatch.vhd。 将鼠标光标移动到“-- Insert Coregen Counter Component Declaration”后 面一行。 选择菜单Edit? Insert File，选Tenths.vho。用VHDL描述tenths 核程序加入到stopwatch.vhd中了。 选中stopwatch.vhd中下面一段 ---------- Begin Cut here for INSTANTIATION Template ----- INST_TAG your_instance_name : tenths port map ( Q = Q, CLK = CLK, Q_THRESH0 = Q_THRESH0, CE = CE, AINIT = AINIT); 选择菜单Edit? Cut。 将光标移动到”――Insert Coregen Counter Instantiation”后面一行。 选择菜单Edit? Paste。 将“your_instance_name”改为XCOUNTER。 为了使 stopwatch.vhd程序中的元件调用与端口映射符合外部端口和内部信号量需进行编辑修改，结果如图8－4。 图8-4 3）运用IP核建立DCM(Digital Clock Manager)模块 i) 在Project Navigator界面，选菜单Project?New Source。 ii) 选IP(CoreGen Architecture Wizard) 。 iii)文件名输入dcm1。点击“下一步”。 iv) 在New Source Wizard-Select IP窗口，展开FPGA Feature and Design , 展开Clocking，选中Single DCM，如图8-5。 图 8 - 5 v) 选“下一步”和“完成”。根据图8－6设置参数。然后点击Advanced按钮，弹出图8－7，根据图8－7选项。 vi) 选OK和“下一步”。 vii) 选“完成”。Dc