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第3章 组合逻辑电路 第3章 组合逻辑电路 组合逻辑电路的特点（1） 组合逻辑电路的特点（2） 组合逻辑电路的分析（1） 组合逻辑电路的分析（2） 组合逻辑电路的分析（3） 组合逻辑电路的分析（4） 组合逻辑电路的设计（1） 组合逻辑电路的设计（2） 组合逻辑电路的设计（3） 组合逻辑电路的设计（4） 组合逻辑电路的设计（5） 组合逻辑电路的设计（6） 编码器(Encoder)（1） 编码器（2） 编码器（3） 编码器（4） 编码器（5） 编码器（6） 编码器（7） 编码器（8） 编码器（9） 编码器（10） 编码器（11） 译码器（1） 译码器（2） 译码器（3） 译码器（4） 译码器（5） 译码器（6） 译码器（7） 译码器（8） 译码器（9） 译码器（10） 译码器（11） 译码器（12） 译码器（13） 译码器（14） 译码器（15） 数据选择器（Multiplexer)（1） 数据选择器（2） 数据选择器（3） 数据选择器（4） 数据选择器（5） 数据选择器（6） 数据选择器（7） 数据选择器（8） 数据选择器（9） 数据选择器（10） 数据选择器（11） 数据选择器（12） 数据选择器（13） 数据选择器（14） 加法器（Adder)（1） 加法器（2） 加法器（3） 加法器（4） 加法器（5） 加法器（6） 加法器（7） 加法器（8） 加法器（9） 加法器（10） 数值比较器（1） 数值比较器（2） 数值比较器（3） 组合逻辑电路中的竞争与冒险（1） 组合逻辑电路中的竞争与冒险（2） 组合逻辑电路中的竞争与冒险（3） 组合逻辑电路中的竞争与冒险（4） 组合逻辑电路中的竞争与冒险（5） 和/差 进位/借位 全加器 全减器 全加器与全减器的比较： FA 1 1 由全加器实现的全减器电路 “1” 1 1 1 1 1 被减数 减数 借位 差 例2：利用四位全加器实现四位全减器。 {end} 两个一位二进制数 与 的比较 真值表 0 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 0 0 1 0 一 位 比 较 器 一位数值比较器： 逻辑表达式： 逻辑图 1 1 ≥1 数值比较器的功能 ---比较两个二进制数的大小 二位二进制数 、 的比较： 真值表 输 入 输 出 1 0 0 0 0 1 1 0 0 0 0 1 0 1 0 当进行比较的两个数多于一位时，一般采用“以高位比较为主”的原则 逻辑表达式 逻辑图 一 位 比 较 器 一 位 比 较 器 ≥1 ≥1 {end} 竞争与冒险的概念 竞争： 同一信号经不同途径传输后到达某一门电路时有先有后，或同一门电路的不同输入信号由于过渡过程不同而引起的变化先后的现象。 1 A B F 不考虑竞争时 考虑竞争时 A B F 冒险： 由于竞争而使电路的输出发生瞬时错误的现象。 例1： ---由于门有传输延时，则 “0” 例2： 不考虑竞争时 考虑竞争时 ---由于信号变换过程的先后，有 注意：竞争不一定产生冒险！ 利用译码器设计电路例 例1：试用74LS138实现逻辑函数 解： 74LS138 已知74LS138逻辑关系为： 当 ， 时，各输出表达式为： 74LS138 “1” “0” ∴逻辑图 若译码器为高电平有效，应如何实现？ 3线8线译码器 ≥1 解： 74LS138 “1” “0” 例2：用74LS138实现函数 令A=C，B=B， C=A 利用译码器设计电路的步骤 选择集成二进制译码器 函数变量数 = 输入二进制代码位数 写出函数的标准“与或”式 若用低电平有效芯片实现→“与非-与非”式 确认译码器和门电路输入信号的表达式 译码器输入：函数变量（注意排列顺序） 门电路输入：逻辑函数包括的最小项 所对应的译码器输出 画连线图 设X、Z均为三位二进制数，X为输入，Z为输出。当2≤X≤5时， 74LS138构成实现上述要求的逻辑电路。 Z=X+2;X＜2时Z＝1;X＞5时Z=0。试用一片3线－8线译码器 例3： （1）由题意可得真值表如下： 解： 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 （2）由真值表可得： 则 同理可得： 74LS138 利用译码器设计组合逻辑电路比较适合于多输出逻辑函数。 令： （3）变换，用译码器实现 {end} BCD/十进制