数字电子技术基础简明第四章讲课.pptVIP

二、边沿触发器逻辑功能表示方法 1. 特性表、卡诺图、特性方程 特性表、卡诺图、特性方程、状态图和时序图。 (1) 特性表(真值表) D Q n+1 功能 0 0 置 0 1 1 置 1 J K Q n Q n+1 功能 0 0 0 0 0 1 Q n 保持 0 1 0 1 0 1 0 置 0 1 0 1 0 0 1 1 置 1 1 1 1 1 0 1 Q n 翻转 (2) 卡诺图 D 触发器： 单变量的函数，其卡诺图无意义。 JK 触发器： 1 0 0 1 1 1 0 0 Qn+1 Qn J K 0 1 00 01 11 10 (3) 特性方程 D 触发器： JK 触发器： 2. 状态图和时序图 (1)状态图 D 触发器： 0 1 D = 0 D = 1 D = 1 D = 0 JK 触发器: 0 1 J = 0 K = ? J = 1， K = ? J = ? K= 0 J = ? ， K = 1 (2) 时序图 D 触发器： 特点：表述了CP 对输入和触发器状态在时间上的对应 关系和控制或触发作用。 CP 上升 沿触发 JK 触发器： CP 下降 沿触发 三、边沿触发器逻辑功能表示方法间的转换 1.特性表 ? 卡诺图、特性方程、状态图和时序图 Qn+1 Qn J K 0 1 00 01 11 10 J K Q n+1 功能 0 0 Q n 保持 0 1 0 置0 1 0 1 置1 1 1 Q n 翻转 0 1 0 0 1 1 1 0 0 1 0? / 1? / ? 0 / ? 1 / (1) 特性表 ? 卡诺图、状态图 (2) 特性表 ? 特性方程 向时序图的转换(略) 2. 状态图 ? 特性表、卡诺图、特性方程和时序图 0 1 0? / 1? / ? 0 / ? 1 / 00/ 01/ 10 / 11 / 00/ 10/ 01 / 11 / J K Q n Q n+1 Qn+1 Qn JK 0 1 00 01 11 10 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 1 0 1 0 0 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 状态图 ? 时序图 [例 4.3.1] 已知 CP、J、K 波形，画输出波形。 假设初始状态为 0。 CP J K 0 1 00/ 01/ 10 / 11 / 01 / 11 / 00/ 10/ 1 0 0 1 1 1 0 0 0 0 Q 0 1 0 0 1 1 4.4 触发器的电气特性 4.4.1 静态特性 一、CMOS 触发器 由于 CMOS 触发器的输入、输出以 CMOS反相器 作为缓冲级，故特性与 CMOS 反相器相同，不赘述。 二、TTL 触发器 与 TTL 反相器相同，不赘述。 4.4.2 动态特性 一、输入信号的建立时间和保持时间 1. 建立时间 tset 指要求触发器输入信号 先于 CP 信号的时间。 2. 保持时间 th 指保证触发器可靠翻转， CP 到来后输入信号需保持的时间。 边沿 D 触发器的 tset 和 th 均在 10 ns 左右。 CP D 0 1 0 1 0 1 ≥ ≥ ≥ ≥ 二、时钟触发器的传输延迟时间 指从 CP 触发沿到达开始，到输出端 Q、Q 完成状态改变所经历的时间。 1. tPHL 为输出端由高电平变为低电平的传输延迟时间。 TTL 边沿 D 触发器7474， tPHL ≥ 40 ns。 2. tPLH 为输出端由低电平变为高电平的传输延迟时间。 7474， ≤ 25 ns。 三、时钟触发器的最高时钟频率 fmax 由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。 7474， fmax ≥ 15 MHz。 4.5 触发器的VHDL描述及其仿真 [例4.5.1] 同步D触发器的VHDL描述和仿真 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY d_ff is PORT (d,clk,reset : IN STD_LOGIC; q : OUT STD