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Lab4实验报告 2012 简单的类 MIPS 单 周期处理器实现 – 寄存器与内存 LAB4实验报告 王红宾 5090519061 SJTU | F0905103 1实验概述 1.1实验名称 简单的类 MIPS 单周期处理器实现–寄存器与内存 1.2 实验目的 1．理解 CPU 的寄存器与内存 1.3实验范围 本次实验将覆盖以下范围 1．ISE的使用 2．Spartan-3E实验板的使用 3．使用Verilog HDL进行逻辑设计 4．Register 的实现 5．Data Memory 的实现 6．有符号扩展的实现 1.4注意事项 1. 本实验的逻辑设计工具为Xilinx ISE11.1。 2实验内容 2.1实验步骤 1．启动ISE 11.1。 2．选择File gt; New Project… 出现New Project Wizard。 3．Project Name填写lab5，选择工程Project Location,Top-level Source Type选择HDL。点击Next。 4. Device Properties 中各属性填写如下： Product Category: ALL Family: Spartan3E Device: XC3S500E Package: FG320 Speed: -4 Synthesis Tool: XST(VHDL/Verilog) Simulator: ISim(VHDL/Verilog) ，也可用Modelsim仿真。 Preferred Language: Verilog 确认Enable Enhanced Design Summary 已勾选 5. 点击Next 6. 在New Project Wizard – Create New Source中点击Next 7. 在 New Project Wizard – Add Existing Sources中点击Next 8. 在New Project Wizard – Project Summary中点击Finish，结束建立工程 3寄存器模块 3.1 模块描述 寄存器是指令操作的主要对象，MIPS 中一共有 32 个 32 位的寄存器。 3.2 新建模块源文件 1.新建文件命令：菜单栏 -- Project – New Source? 或：Hierarchy窗口中，在正确设备名 (xc2vp30-7ff896或类似)上右键鼠标，弹出菜单中点击New Source? 设置输入输出，这里加入了时钟信号clock_in 3.3 编写功能 这里需要注意的是，由于不确定WriteReg, WriteData, RegWrite信号的先后次序，我们采用时钟的下降沿作为写操作的同步信号，防止发生错误。 写完代码后在综合选项中，如图运行语法检查： 3.4 仿真测试 1.将Sources for：下拉框选择为 Behavioral Simulation 2.在 register(register.v)模块上点击右键，选择 New Source 3. 文件类型为 Verilog Test Fixture，文件名可取test_for_register 4.Associate Source中选择register，Next。 5.添加激励信号如下图，进行行为仿真。使用clock_in作为时钟输入，仿真周期自定，至少仿真 3 个周期，这里设为 3000ns。时钟周期暂设为 200ns。 6.双击Processes中的Simulate Behavioral Model，保持默认即可。若需要可选中Process Properties调整仿真运行时间。 7.ISim进行仿真，观察波形，查看仿真结果是否满足设计。如果有错，修改代码逻辑，重新仿真。（操作小技巧：小键盘 -， +，快速缩放波形视野） 8.下面给出一个仿真波形样例： 4内存单元模块 MEMORY 4.1 模块描述 内存本