具有邻域子空间电路模块的低功耗测试设计.pdfVIP

学兔兔 第31卷 第 1期 仪 器 仪 表 学 报 、，b1．3l No．1 2010年 1月 Chinese Journal of Sciendtic Instrument Jan．20lO 具有邻域子空间电路模块的低功耗测试设计米 肖继学 ，谢永乐 ，陈光本禹 ，胡兵 (1 四华大学机械T程与自动化学院 成都 610039；2 电子科技大学自动化工程学院 成都 610054) 摘 要：本论文提出了具有邻域子空间电路模块的基于累加器测试的低功耗测试方法。该方法将测试矢量进行伪格雷码编码 以降低电路的开关活动率，从而减少测试功耗。FPGA实现的由3~2计数器构成的8位行波进位加法器的实验表明，该方法 降低了约 17％的测试动态功耗。接着研究了该低功耗测试的硬什实现。通过复用电路中的加法器，巧妙、成功地避免了额 外逻辑异或功能模块的引入。该设计将测试的额外碗件开销降至最低且不需要电路结构的调整。该低功耗测试方法能测试出 邻域子空间埘应电路基本组建模块内的任意固定性组合失效，且不会降低原电路的性能。 关键词：低功耗；设计；测试牛成器 中图分类号：TN98 文献标识码：A 国家标准学科分类代码：510．3010 Design for low power test of circuit modules with contiguous subspace Xiao Jixue ，Xie Yongle ，Chen Guangju ，Hu Bing (1 School ofMechanical Engineering．Xihua University,Chengdu 610039,China； 2SchoolofAutomationEngmeering,UniversityofElectronicScienceandTechnologyofChina,Chengdu610054,China) Abstract：For accumulator-based test of circuit modules with contiguous subspace，a low power test approach is proposed in this pape~With the approach，original test patterns are encoded in pseudo Gray code presentation to reduce the switching activity of the modules，and the decrease of test power consumption is resulted in．Results of the experiments based on FPGA show that the test approach reduces the dynamic power consumption by an aver- age of about 1 7％ for 8-bit ripple carry adder consisting of 3-2 counters，Then implementation of the low power test in hardware is exploited．Through reusing the adder in the circuit，introducing of additional XOR function modules is avoided skillfully and successfully．The design minimizes additional hardware overhead for the test and does not need adjusting the circuit structure．The low power te