《模拟与数字电子技术基础》12.5用中规模集成电路设计时序逻辑电路.pptVIP

由QD和Q‘D决定JD和KD,以此类推。 第12章 时序逻辑电路 HIT 2013.03 12.5 用中规模集成电路设计时序逻辑电路 12.5.1 同步加法计数器计数进制的改变 12.5.2 中规模异步计数器的变通使用 12.5.3 用移位寄存器设计序列脉冲发生器 12.5.4 用中规模移位寄存器设计串行 二进制加法电路 改变计数器的计数周期主要有两种方法，一是通过清零端的反馈归零法，二是通过预置端的置数法。 设计数器原来是N进制，一般来说它的编码是从0开始的一段二进制码。现在要把它改变成M进制，即它的编码从0~(M-1)，且M＜N。也就是说，从原有编码0开始截取了一段，而丢弃了后面的一段编码。M是用计数器中触发器Q端状态的集合来表示的，我们称为译码位。 12.5.1 同步加法计数器计数进制的改变 对74LS161采用反馈归零法改变计数进制，如图12.5.1所示。图示电路的状态转换顺序是： 0?1?2?3?4?5?6?7?8?9?10?11?0 (12) 一、反馈归零法改变计数进制 1．对异步清零计数器采用反馈归零法改变计数进制 图12.5.1 用反馈归零法实现12进制计数 0?1?2?3?4?5?6?7?8?9?10?11?0 (12) 当计数器进入状态1100时，与非门输出低电平，计数器清“0”。所以，1100这个状态并不能持久，CR端( )是异步清零，它优先级高，与非门输出的低电平即刻产生清零，进入0000状态。也就是说1100和0000合用一个时钟周期，状态1100只持续计数器清零所需那么长的时间，一般远小于状态0000持续的时间。该电路是采用异步清零12进制计数器。 图12.5.1 用反馈归零法实现12进制计数 将上图中计数器换成同步清零的74LS163，电路的态序是 0?1?2?3?4?5?6?7?8?9?10?11?12?0 成为13进制计数器。因为当达到译码位的状态时，与非门虽然输出低电平，但不能发生清零动作，必须在下一个时钟脉冲来到时，才能发生清零，使计数器复位到0000。 2．对同步清零计数器采用反馈归零法改变计数进制 图12.5.2 用反馈归零法实现13进制计数 由以上分析可以得出结论：当采用异步清零的计数器，用反馈归零法改变计数器进制时，其状态转换顺序是从0~(M-1)，可构成M进制计数器。当采用同步清零的计数器，用反馈归零法改变计数器进制时，其状态转换顺序是从0~M，可构成M+1进制计数器。 异步清零示波器波形图 同步清零示波器波形图 1. 预置数固定的情况 预置法改变计数进制，也是从原计数器二进制编码中间截取一段，计数器的计数范围是从预置数X到译码位M，显然X＜M。X可以大于0；X也可以等于0。若X=0，则结果与反馈归零法中的同步清零计数器的情况相同，则计数的状态转换顺序是0?M。若X＞0，则计数的状态转换顺序是X?M。图示电路的状态转换顺序是3?12，相当是余三码。 3?4?5?6?7?8?9?10?11? 12? 0 (余三码) 二、预置法改变计数进制 图12.5.5 预置法改变计数周期(预置数固定) 2. 预置数可变的情况 图12.5.6是预置数可变的情况，输入数据A=0、B=0、C=1是固定的，D=QD是可变的。计数器的编码将在计数和预置二个工作状态之间不断转换。计数时，计数器状态的变化是连续的；预置时，计数器将跳过若干个状态。 图12.5.6 预置法当预置数可变时的计数周期 状态转换表： 表12.16 状态转换表 续表12.16 状态转换表 状态转换图： 电路的完整状态转换图 电路的示波器波形图 图12.5.7 图12.5.6电路的完整状态转换图 由于74LS90等没有预置端，所以只能通过清零端改变计数器的进制。基本原理与同步计数器通过清零方式改变计数器进制相同，因为74LS90等的清零是异步方式，没有同步清零。所以可以采用译码反馈的方法去改变计数进制。 12.5.2 中规模异步计数器进制的改变 例1：图示为用74LS90改变为N=6的异步计数器的接线图。 QA接CPB S9(1)或S9(2) 接“0” R0(1)=QC ， R0(2)= QB 一、集成异步加法计数器改变计数进制 图12.