VLSI电路与系统CHAP5P1教程.ppt

第五章 数字ASIC设计特点 ;5.1 信号的分类; 静态同步ASIC中的所有信号可以分为以下三种：时钟、控制信号和数据。 1. 简单的时钟信号用于控制所有的边缘敏感触发器，别无他用。它不受任何其他信号的控制。 2. 控制信号，如“允许”和“复位”，用于使电路元件初始化、使之保持在当前状态、在几个输入信号间作出选择或使信号通到另外的输出端。若干控制信号可以全部来自同一个允许产生器，但受到状态计数器的控制。 3. 数据信号中含有数据，它可以是—一些单独的比特，也可以是总线中的并行数据。 ;5.2 驱动能力、绝对扇出和相对扇出 ; 单位负载和单位驱动能力是由一个最小尺寸反相器产生的。 最小尺寸反相器的输出定义为具有单位驱动能力，而其输入则定义为在驱动它的任何电路上施加有一单位负载。 ; ASIC设计中，“扇出”一词指加到每一连接线上的等效单位负载数目。 ; ASIC设计中，“扇入”一词仍保持其原来含意，即连接到一部件上的输入端数目。一个3输入端“与”门具有的扇入为3。 ; 另外一个很有用的概念是相对扇出：绝对扇出和驱动能力之比。 ;电路中任一结点处的相对扇出为： ;CMOS的扇出没有固定的限制。 ;5.3 电路延迟 ; 惰性延迟产生的主要原因是输出电路的电容和驱动门的内阻抗。惰性延迟和传送延迟一样，也受环境变化的影响，但是它正比于结点的相对扇出。 ;电路延迟的公式还可表达为： ;5.4 扇入的影响 ; 一个2输入端与非门作为负载，从正电源向源极消耗电流的能力和一反相器的能力相同。若两个输入都是逻辑0，因为有两个p型晶体管的并联电阻，故从低至高的源阻抗是基本反相器的一半。然而，它的两个输入由逻辑0变为逻辑1时，两个串联n型管导通，其导通电阻是反相器的两倍，使输出端高电位下降速度比反相器也慢一倍，即自高向低过渡有两倍的延迟。; 因为p型载流子的迁移率较低，因此这些门与其“与非”门等效电路相比，性能较低。为了得到高性能电路，建议：和或非门相比，优先选用：与非门。 ;5.5 边缘缓慢 ; 在同步系统中，边缘缓慢加上门限电压有差别以及本地引入的噪声，将使时钟线上产生不同的延迟，结果将出现我们不希望有的所谓“时钟歪斜”现象。 ;时钟歪斜是同步系统中最严重的问题之一。若歪斜的程度大于从边缘敏感存储器的输出到下一级输入的延迟时间，则其影响将变得很明显。它能使移存器中的数据丢失，使同步计数器发生错误。 时钟歪斜可以由适当的时钟缓冲使之减小，或者在边缘敏感器件的输出和其馈给的任何边缘敏感输入端之间加入一定的延迟。 ;5.6 时钟缓冲 ;5.6.1 线形缓冲 ;例如，图示出一个反相器，它驱动的负载等价于64个反相器，而同样的负载可以通过一串中间缓冲器来驱动。在每一中间结点，相对扇出为4。理论上最佳相对扇出为e(2．71828…)，它使总延迟最小。 ; 表面上看来，似乎不用缓冲器要比用缓冲器的方案更快，因为后者层次更多。 ;5.6.2 树形缓冲 ; 使用树形缓冲时，时钟电路分成若干分支，每一分支的驱动强度按几何级数增长。 ; 值得指出的是，这种时钟分配方案的各个分支在各级之间应该具有相同的相对扇出，因为不平衡的分支是时钟歪斜的最大来源。 由于布线电容通常是一结点上总负载的重要组成部分，在设计好版图后应当再次校核相对扇出。 ;5.8 三态缓冲器用于总线控制 ;5.8.1 译码器用于总线数据发送器选择 ;5.8.2 降低总线负载 ; 增大总线数据发送器的驱动强度可以克服输入电容和布线电容问题，但是其他数据发送器的电容也随着驱动强度而增大，导致驱动强度反而下降。 还产生一个缺点，即三态驱动器功率增大要求占用芯片面积也增大。 ; 解决负载大的问题第一步是把数据发送器和接收器分开接在总线的两部分上，如图所示。 ; 数据发送器还可以进一步用访问总线的三态缓冲器分组 ;在极端情况下，可以通过多路选择器树访问总线 ;5.10 ASIC设计不宜采用的电路 ;5.10.2 倍频器 ;5.10.3单稳触发器 ;5.10.4 片内振荡器 ;5.10.5 RS触发器 异步RS触发器有三个严重缺点: 第一，在R＝0和S＝0时，其状态不确定。 第二，RS触发器为异步工作方式，输入端有任何变化都有可能使输出值立刻改变。 第三，也是最严重的一点，即它对于输入端上的尖峰和假信号很敏感。 5.10.6 JK触发器 JK触发器电路功能有些含糊，不适合用于层次设计中，并且当用CMOS实现时，比D触发器占用更大的硅片面积。此外，异步输入对JK触发器也会产生问题。 ;5.10.7隐含触发器;5.10.8 错误使用控制元件 5.10.9 用触发器的输出作为另一