VHDL计数显示电路讲述.docxVIP

图像识别算法与系统设计 题目：计数显示电路 姓名：刘振宇 学号：1502121227 学院：电子工程学院 一、设计功能与要求 输出为3位BCD码的计数显示电路。该计数显示电路由三个模块构成：1.十进制计数器2.七段显示译码电路3.分时总线切换电路。三位十进制加法计数器能通过LED显示器显示出来。 二、设计思路 根据逻辑图采用层次化的设计方法，首先设计十进制加法计数器cnt1000，根据上课讲的内容，我将课件的同步10进制加法计数器进行修改变成了三位十进制计数器。之后设计七段译码电路，这是最简单的部分，只需将从零到九这十个数字对应到LED显示屏上的abcdefg上即可。第三步设计分时总线切换电路，要显示三个LED屏需要两位，设置两个process判断和进行选择。最后，建立testbench头文件，将这三个结构元件例化，设置好计数时钟和扫描时钟。 三、原理图说明 根据课件给出的原理图可以详细的了解各模块相互关系，十进制加法计数器输入时钟脉冲，输出与分时总线进行连接，通过扫描时钟和计数时钟的不同将输入分成三份进行分别显示，通过七段译码器后变成0-9，而扫描信号的循环表示个十百位的切换。 四、源代码 1.首先进行十进制加法计数器的编写，通过对课件中的同步十进制加法计数器进行修改后得到源代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity cnt1000 is port(clk:in std_logic; qa,qb,qc:out std_logic_vector(3 downto 0)); end cnt1000; architecture rtl of cnt1000 is signal qan:std_logic_vector(3 downto 0):=0000; signal qbn:std_logic_vector(3 downto 0):=0000; signal qcn:std_logic_vector(3 downto 0):=0000; signal cin_a:std_logic; signal cin_b:std_logic; begin process(clk) begin if(clkevent and clk=1)then if qan=9 then qan=0000;cin_a=1; else qan=qan+1;cin_a=0; end if; end if; end process; process(clk,cin_a) begin if(clkevent and clk=1)then if cin_a=1then if qbn=9 then qbn=0000;cin_b=1; else qbn=qbn+1;cin_b=0; end if; end if; end if; end process; process(clk,cin_b) begin if(clkevent and clk=1)then if cin_b=1then if qcn=9 then qcn=0000; else qcn=qcn+1; end if; end if; end if; end process; qa=qan; qb=qbn; qc=qcn; end rtl; 2.完成三位加法计数器后再编写七段显示译码电路： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity DEC_LED is port(indata:in std_logic_vector(3 downto 0); y:out std_logic_vector(6 downto 0)); end DEC_LED; architecture rtl of DEC_LED is begin process(indata) begin case indata is when0000=y=111